JPH02272857A - Ｈｄｌｃ回線の時分割多重マルチリンク制御方式 - Google Patents
Ｈｄｌｃ回線の時分割多重マルチリンク制御方式Info
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- JPH02272857A JPH02272857A JP1094505A JP9450589A JPH02272857A JP H02272857 A JPH02272857 A JP H02272857A JP 1094505 A JP1094505 A JP 1094505A JP 9450589 A JP9450589 A JP 9450589A JP H02272857 A JPH02272857 A JP H02272857A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 39
- 230000015654 memory Effects 0.000 claims abstract description 30
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000012217 deletion Methods 0.000 description 5
- 230000037430 deletion Effects 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 238000003780 insertion Methods 0.000 description 3
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- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＨＤ Ｌ Ｃ（Ｈｉｇｈ−Ｌｅｖｅｌ ５ｙｎ
ｃｈｒｏｎｏｕｓＤａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ
）回線の時分割多重マルチリンク制御方式に関する。
ｃｈｒｏｎｏｕｓＤａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ
）回線の時分割多重マルチリンク制御方式に関する。
従来、ＨＤ Ｌ Ｃ回線のシリアルデータ送受信器は一
つのリンクに対して一つのデータ送受信回路を備える。
つのリンクに対して一つのデータ送受信回路を備える。
上述したＨＤＬＣ回線のシリアルデータ送受信器を使用
して複数のＨＤＬＣ回線が時分割多重されたデータハイ
ウェイをリンク制御するためには、多重された回線数に
応じた送受信器及び多重・分岐回路が必要となり、多重
度が増せば増す程、回路規模の増大を招く。
して複数のＨＤＬＣ回線が時分割多重されたデータハイ
ウェイをリンク制御するためには、多重された回線数に
応じた送受信器及び多重・分岐回路が必要となり、多重
度が増せば増す程、回路規模の増大を招く。
本発明のＨＤＬＣ回線の時分割多重マルチリンク制御方
式はデータ送受信状態を内部メモリへ入出力可能なそれ
ぞれ２面の送受信部と、時分割に送受信動作を行う前記
送受信部を切替制御する手段と送受信動作を行っていな
い間にデータ送受信状態を前記内部メモリへ出力し前回
のデータ送受信状態を入力する手段とを有するダイレク
トメモリ制御部とを備え、一つのデータハイウェイに時
分割多重された複数のＨＤＬＣ回線の送受信処理を行う
構成である。
式はデータ送受信状態を内部メモリへ入出力可能なそれ
ぞれ２面の送受信部と、時分割に送受信動作を行う前記
送受信部を切替制御する手段と送受信動作を行っていな
い間にデータ送受信状態を前記内部メモリへ出力し前回
のデータ送受信状態を入力する手段とを有するダイレク
トメモリ制御部とを備え、一つのデータハイウェイに時
分割多重された複数のＨＤＬＣ回線の送受信処理を行う
構成である。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図を参照すると、送信部は
それぞれ２面の送信データ用シフｌ−レジスタ２００，
２１０、送信データ用ＣＲＣジェネレータ２０１，２１
１及び送信データ用ゼロデータ挿入部２０２，２１２と
送信データ用内部メモリ２５０及び送信データ用多重処
理部２９０とにより構成される。また、受信部はそれぞ
れ２面の受信データ用シフトレジスタ３００，３１０．
受信データ用ＣＲＣチエッカ３０１，３１１及び受信デ
ータ用ゼロデータ削除部３０２，３１２と受信データ用
内部メモリ３５０及び受信データ用分岐処理部３９０と
により構成される。さらに、共通部は送受信データバッ
ファ用メモリ１５０及びタイレフト制御部１００より構
成される。
それぞれ２面の送信データ用シフｌ−レジスタ２００，
２１０、送信データ用ＣＲＣジェネレータ２０１，２１
１及び送信データ用ゼロデータ挿入部２０２，２１２と
送信データ用内部メモリ２５０及び送信データ用多重処
理部２９０とにより構成される。また、受信部はそれぞ
れ２面の受信データ用シフトレジスタ３００，３１０．
受信データ用ＣＲＣチエッカ３０１，３１１及び受信デ
ータ用ゼロデータ削除部３０２，３１２と受信データ用
内部メモリ３５０及び受信データ用分岐処理部３９０と
により構成される。さらに、共通部は送受信データバッ
ファ用メモリ１５０及びタイレフト制御部１００より構
成される。
この構成において、まず送信動作について説明する。送
受信データバッファ用メモリ１５０に設定された複数回
線分の送信データをダイレクトメモリ制御部１００の制
御により、データバス１を介して送信データ用シフトレ
ジスタ２００に読み、さらに送信データ用ＣＲＣジェネ
レータ２０１でＣＲＣ演算を施す。次に、送信データ用
ゼロデータ挿入部２０２でゼロデータの挿入を行うが、
１タイムスロット分の送信データ処理を行った時点で送
信回路をもう一面側へ切替え、同様に別図線の送信デー
タをダイレクトメモリ制御部１００の制御により、デー
タバス１を介して送信データ用シフトレジスタ２０１に
読み込み、同様に１タイムスロット分の送信処理を行う
。その間に、送信動作を中止している側の送信回路は内
部送信状態をダイレクトメモリ制御部１００の制御によ
り、送信部データバス２を介して送信データ用内部メモ
リ２５０に格納する。さらに、次の回線の前回フレーム
までの内部送信状態を送信データ用内部メモリ２５０よ
り読み出し、各回路に送信状態を設定し、片面側の１タ
イムスロット分の送信処理が完了した時点で、送信回路
の切り替えが戻り、送信動作を再開する。
受信データバッファ用メモリ１５０に設定された複数回
線分の送信データをダイレクトメモリ制御部１００の制
御により、データバス１を介して送信データ用シフトレ
ジスタ２００に読み、さらに送信データ用ＣＲＣジェネ
レータ２０１でＣＲＣ演算を施す。次に、送信データ用
ゼロデータ挿入部２０２でゼロデータの挿入を行うが、
１タイムスロット分の送信データ処理を行った時点で送
信回路をもう一面側へ切替え、同様に別図線の送信デー
タをダイレクトメモリ制御部１００の制御により、デー
タバス１を介して送信データ用シフトレジスタ２０１に
読み込み、同様に１タイムスロット分の送信処理を行う
。その間に、送信動作を中止している側の送信回路は内
部送信状態をダイレクトメモリ制御部１００の制御によ
り、送信部データバス２を介して送信データ用内部メモ
リ２５０に格納する。さらに、次の回線の前回フレーム
までの内部送信状態を送信データ用内部メモリ２５０よ
り読み出し、各回路に送信状態を設定し、片面側の１タ
イムスロット分の送信処理が完了した時点で、送信回路
の切り替えが戻り、送信動作を再開する。
次に、受信動作について説明する。受信データ線３０よ
り入力される受信データに対し、ダイレクトメモリ制御
部１００の制御により、片側の受信回路が選択される。
り入力される受信データに対し、ダイレクトメモリ制御
部１００の制御により、片側の受信回路が選択される。
最初に、受信データ用ゼロデータ削除部３０２が選択さ
れた場合を想定すると、受信データは受信データ用ゼロ
データ削除部３０２により、送信側で挿入されたゼロデ
ータの削除が行われ、受信データ用ＣＲＣチエッカ３０
１によりＣＲＣ演算が施こされ、受信データ用シフトレ
ジスタ３００で受信処理を行う。さらに、受信データが
一定長蓄積された場合は、ダイレクトメモリ制御部１０
０の制御により、送受信データバッファ用メモリ１５０
に書き込まれる。
れた場合を想定すると、受信データは受信データ用ゼロ
データ削除部３０２により、送信側で挿入されたゼロデ
ータの削除が行われ、受信データ用ＣＲＣチエッカ３０
１によりＣＲＣ演算が施こされ、受信データ用シフトレ
ジスタ３００で受信処理を行う。さらに、受信データが
一定長蓄積された場合は、ダイレクトメモリ制御部１０
０の制御により、送受信データバッファ用メモリ１５０
に書き込まれる。
送信側と同様に、１タイムスロット分の受信データ処理
が完了した時点で、受信回路をもう一面側へ切り替え、
同様に受信データ線３０より、次の受信データが受信デ
ータ用ゼロデータ削除部３１２に入力され、以後同様の
受信処理が行われる。その間に、受信動作を中止してい
る側の受信回路は、その内部受信状態をダイレクトメモ
リ制御部１００の制御により、受信部データバス３を介
して受信データ用内部メモリ３５０に格納される。さら
に、次の回線の前回フレームまでの内部受信状態を受信
データ用内部メモリ３５０より読み出し、各回路に受信
状態を設定し、片面側の１タイムスロット分の受信処理
が完了した時点で受信回路の切り替えが戻り、受信動作
を再開する。
が完了した時点で、受信回路をもう一面側へ切り替え、
同様に受信データ線３０より、次の受信データが受信デ
ータ用ゼロデータ削除部３１２に入力され、以後同様の
受信処理が行われる。その間に、受信動作を中止してい
る側の受信回路は、その内部受信状態をダイレクトメモ
リ制御部１００の制御により、受信部データバス３を介
して受信データ用内部メモリ３５０に格納される。さら
に、次の回線の前回フレームまでの内部受信状態を受信
データ用内部メモリ３５０より読み出し、各回路に受信
状態を設定し、片面側の１タイムスロット分の受信処理
が完了した時点で受信回路の切り替えが戻り、受信動作
を再開する。
以上説明したように本発明によれば、データ送受信状態
を内部メモリへ入出力可能なＨＤＬＣシリアルデータ送
受信部を２面設け、時分割に送受信動作を切替え、一方
の送受信部が送受信を行っていない間にデータ送受信状
態を内部メモリへ出力すると同時に、前回のデータ送受
信状態を入力することにより、ＨＤＬＣ回線を時分割多
重しなままの状態で送受信可能であり、ＨＤＬＣシリア
ルデータ送受信器ひとつで複数のＨＤＬＣ回線を制御で
きる。
を内部メモリへ入出力可能なＨＤＬＣシリアルデータ送
受信部を２面設け、時分割に送受信動作を切替え、一方
の送受信部が送受信を行っていない間にデータ送受信状
態を内部メモリへ出力すると同時に、前回のデータ送受
信状態を入力することにより、ＨＤＬＣ回線を時分割多
重しなままの状態で送受信可能であり、ＨＤＬＣシリア
ルデータ送受信器ひとつで複数のＨＤＬＣ回線を制御で
きる。
第１図は本発明の一実施例を示す構成図である。
１００・・・ダイレクトメモリ制御部、１５０・・・送
受信データバッファ用メモリ、２００，２１０・・・送
信データ用シフトレジスタ、２０１，２１１・・・送信
データ用ＣＲＣジェネレータ、２０２，２１２・・・送
信データ用ゼロデータ挿入部、２５０・・・送信データ
用内部メモリ、２９０・・・送信データ多重処 理部、
３００，３１０・・・受信データ用シフトレジスタ、３
０１，３１１・・・受信データ用ＣＲＣチエッカ、３０
２，３１２・・・受信データ用ゼロデータ削除部、３５
０・・・受信データ用内部メモリ、１・・・データバス
、２・・・送信部データバス、３・・・受信部データバ
ス。
受信データバッファ用メモリ、２００，２１０・・・送
信データ用シフトレジスタ、２０１，２１１・・・送信
データ用ＣＲＣジェネレータ、２０２，２１２・・・送
信データ用ゼロデータ挿入部、２５０・・・送信データ
用内部メモリ、２９０・・・送信データ多重処 理部、
３００，３１０・・・受信データ用シフトレジスタ、３
０１，３１１・・・受信データ用ＣＲＣチエッカ、３０
２，３１２・・・受信データ用ゼロデータ削除部、３５
０・・・受信データ用内部メモリ、１・・・データバス
、２・・・送信部データバス、３・・・受信部データバ
ス。
Claims (1)
- データ送受信状態を内部メモリへ入出力可能なそれぞれ
２面の送受信部と、時分割に送受信動作を行う前記送受
信部を切替制御する手段と送受信動作を行っていない間
にデータ送受信状態を前記内部メモリへ出力し前回のデ
ータ送受信状態を入力する手段とを有するダイレクトメ
モリ制御部とを備え、一つのデータハイウェイに時分割
多重された複数のＨＤＬＣ回線の送受信処理を行うこと
を特徴とするＨＤＬＣ回線の時分割多重マルチリンク制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094505A JPH02272857A (ja) | 1989-04-13 | 1989-04-13 | Ｈｄｌｃ回線の時分割多重マルチリンク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094505A JPH02272857A (ja) | 1989-04-13 | 1989-04-13 | Ｈｄｌｃ回線の時分割多重マルチリンク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02272857A true JPH02272857A (ja) | 1990-11-07 |
Family
ID=14112175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094505A Pending JPH02272857A (ja) | 1989-04-13 | 1989-04-13 | Ｈｄｌｃ回線の時分割多重マルチリンク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02272857A (ja) |
-
1989
- 1989-04-13 JP JP1094505A patent/JPH02272857A/ja active Pending
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