JPH02266537A - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JPH02266537A JPH02266537A JP1088294A JP8829489A JPH02266537A JP H02266537 A JPH02266537 A JP H02266537A JP 1088294 A JP1088294 A JP 1088294A JP 8829489 A JP8829489 A JP 8829489A JP H02266537 A JPH02266537 A JP H02266537A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電荷転送素子に関し、特に共振回路を駆動回
路とする２相電荷転送素子に関するものである。
路とする２相電荷転送素子に関するものである。
第２図は従来の２相電荷転送素子（以下ＣＯＤと略記）
の電荷転送方向の断面を示すものである。
の電荷転送方向の断面を示すものである。
図において、１は第１Ｊｉ目のシリコン電極、２は第２
層目のポリシリコン電極、３は埋込チャネルを形成する
Ｎ−層、４は２相ＣＣＤとしての転送方向を決めるため
に導入されたＰ形の不純物層、５はＰ形の基板である。
層目のポリシリコン電極、３は埋込チャネルを形成する
Ｎ−層、４は２相ＣＣＤとしての転送方向を決めるため
に導入されたＰ形の不純物層、５はＰ形の基板である。
６はポリシリコン間の層間膜で、通常１層目と２層目の
ポリシリコン電極１．２間の層間膜は、２層目ゲート酸
化膜形成時に第１層目のポリシリコン１上にできる熱酸
化膜を使用している０通常は第２図のφ１．φ２で示さ
れる一つの繰り返し要素が多数配置され信号電荷を転送
する。しかしながら、近年において、固体撮像素子の高
集積化が進み、電荷転送素子も１０゜０００段を越える
ものが要求されるようになり、その駆動方法が問題とな
ってきている。
ポリシリコン電極１．２間の層間膜は、２層目ゲート酸
化膜形成時に第１層目のポリシリコン１上にできる熱酸
化膜を使用している０通常は第２図のφ１．φ２で示さ
れる一つの繰り返し要素が多数配置され信号電荷を転送
する。しかしながら、近年において、固体撮像素子の高
集積化が進み、電荷転送素子も１０゜０００段を越える
ものが要求されるようになり、その駆動方法が問題とな
ってきている。
上記第２図からも明らかなように、ＣＯＤの駆動ゲート
φ１．φ２は容量性負荷であり、相間、対地間容量のか
たまりである。駆動時に問題となるこのφ１．φ２の等
価回路を第３図に示す１図において、Ｃ′６シは第１層
目と第２層目のポリシリコン１．２のオーバーラツプ容
量で、Ｃｏｘは各ゲートのゲート酸化膜容量、ＣＪは転
送チャネルの容量である。この回路からＣＣＤのゲート
電橋容量は、 Ｃ″６Ｘ ＣＪ と表わされる。ここでＮはＣＯＤの段数を示し、またこ
れはφ１またはφ２が接地電位の時の容量である。
φ１．φ２は容量性負荷であり、相間、対地間容量のか
たまりである。駆動時に問題となるこのφ１．φ２の等
価回路を第３図に示す１図において、Ｃ′６シは第１層
目と第２層目のポリシリコン１．２のオーバーラツプ容
量で、Ｃｏｘは各ゲートのゲート酸化膜容量、ＣＪは転
送チャネルの容量である。この回路からＣＣＤのゲート
電橋容量は、 Ｃ″６Ｘ ＣＪ と表わされる。ここでＮはＣＯＤの段数を示し、またこ
れはφ１またはφ２が接地電位の時の容量である。
高集積化にともないＣＣＤの転送スピードも速くなって
いるが、前述のようにｉｏ、ｏｏｏ段を越えるＣＯＤの
場合、ＣＣＤの駆動回路の負荷が重くなりすぎ、高速で
転送できな（なってきている。また上記のようなＣＯＤ
は通常矩形波で転送しているが、負荷が重くなりすぎる
と矩形波がなまってしまい、これを防止するには消費電
力が大きくなるという問題があった。
いるが、前述のようにｉｏ、ｏｏｏ段を越えるＣＯＤの
場合、ＣＣＤの駆動回路の負荷が重くなりすぎ、高速で
転送できな（なってきている。また上記のようなＣＯＤ
は通常矩形波で転送しているが、負荷が重くなりすぎる
と矩形波がなまってしまい、これを防止するには消費電
力が大きくなるという問題があった。
このような問題点に対処するために、ＣＣＤが容量性負
荷があるという特性を利用してインダクタンスと容量を
使った共振回路で駆動する試みがおこなわれている。第
４図（ａ）はｒ１９Ｂ７年テレビジョン学会全国大会（
伊藤他、Ｐ、７９） Ｊで報告された共振回路を応用し
た駆動回路を示し、これは駆動の低消費電力化に有効な
方法である。図において、７はクロックトライバ、８は
ＣＣＤの等価容量（Ｃ（φ１−φ２））、９はダンピン
グ抵抗（Ｒ）、１０は共振用のインダクタンス（Ｌ）
、１１は共振用の容量（Ｃｓ）、１２．１３は位相の反
転したクロック入力である。
荷があるという特性を利用してインダクタンスと容量を
使った共振回路で駆動する試みがおこなわれている。第
４図（ａ）はｒ１９Ｂ７年テレビジョン学会全国大会（
伊藤他、Ｐ、７９） Ｊで報告された共振回路を応用し
た駆動回路を示し、これは駆動の低消費電力化に有効な
方法である。図において、７はクロックトライバ、８は
ＣＣＤの等価容量（Ｃ（φ１−φ２））、９はダンピン
グ抵抗（Ｒ）、１０は共振用のインダクタンス（Ｌ）
、１１は共振用の容量（Ｃｓ）、１２．１３は位相の反
転したクロック入力である。
次に動作について説明する。第４図（ｂｌのｆｌ。
ｆ２に示す矩形波をクロックドライバフに入力すると、
クロックトライバから見た負荷は並列、直列共振周波数
ｆｐ、ｒｓが、 一１・″ ２ｎＥ］■ の共振回路になり、定数を最適化することによりＣＯＤ
の駆動ゲートには第４図（Ｃ）のφ１．φ２に示す正弦
波が印加されることになる。共振回路を用いることによ
り等価容ＩＣ（φｌ−φ２）の充放電エネルギーが回路
内に蓄えられることになり、外部のＨ，ｒ２から供給さ
れる電力が低減されることになる。ここでの問題点は、
ＣＯＤの等価容量が一定でなく、ゲートに印加するクロ
ック電圧が転送している電荷量に応じて変わるという点
がある。すなわち、第３図における転送チャネルの容量
ＣＪが変化するため、見かけの容量Ｃ（φ１−φ２）が
変動する。このため共振周波数が変動するという問題点
があった。
クロックトライバから見た負荷は並列、直列共振周波数
ｆｐ、ｒｓが、 一１・″ ２ｎＥ］■ の共振回路になり、定数を最適化することによりＣＯＤ
の駆動ゲートには第４図（Ｃ）のφ１．φ２に示す正弦
波が印加されることになる。共振回路を用いることによ
り等価容ＩＣ（φｌ−φ２）の充放電エネルギーが回路
内に蓄えられることになり、外部のＨ，ｒ２から供給さ
れる電力が低減されることになる。ここでの問題点は、
ＣＯＤの等価容量が一定でなく、ゲートに印加するクロ
ック電圧が転送している電荷量に応じて変わるという点
がある。すなわち、第３図における転送チャネルの容量
ＣＪが変化するため、見かけの容量Ｃ（φ１−φ２）が
変動する。このため共振周波数が変動するという問題点
があった。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、共振回路を用いた駆動回路で安
定した駆動を実現できる電荷転送素子を得ることを目的
とする。
ためになされたもので、共振回路を用いた駆動回路で安
定した駆動を実現できる電荷転送素子を得ることを目的
とする。
この発明に係る電荷転送素子は、第１層目の電極の一つ
おきのギャップを第２層目の電極で覆い、残りのギャッ
プを電荷転送方向に連続した第３層目の電極で覆うよう
に形成し、第１層目の電極の一つおきを第２層目の電極
とショートして第１のクロツク相とし、残りの第１層目
の電極を第３屡目の電極とショートして第２のクロック
相とし、異なるクロック相における第１層目の電極と第
２層目の電極の重ね合わせ面積を、同一クロック相にお
ける重ね合わせ面積よりも大きくし、第１及び第２のク
ロック相に共振回路から発生するクロックを位相を１８
０度ずらせて印加するようにしたものである。
おきのギャップを第２層目の電極で覆い、残りのギャッ
プを電荷転送方向に連続した第３層目の電極で覆うよう
に形成し、第１層目の電極の一つおきを第２層目の電極
とショートして第１のクロツク相とし、残りの第１層目
の電極を第３屡目の電極とショートして第２のクロック
相とし、異なるクロック相における第１層目の電極と第
２層目の電極の重ね合わせ面積を、同一クロック相にお
ける重ね合わせ面積よりも大きくし、第１及び第２のク
ロック相に共振回路から発生するクロックを位相を１８
０度ずらせて印加するようにしたものである。
この発明における電荷転送素子は、第３層目の電極を電
荷転送方向に連続するように形成し、異なるクロック相
における第１層目の電極と第２層目の電極の重ね合わせ
面積を、同一クロック相における重ね合わせ面積よりも
大きくすることによリオーバラフプ容量を大きくしたた
め、印加クロック振幅や信号電荷による負荷容量変動が
小さくなり、共振回路を用いた駆動回路で安定して駆動
できる。
荷転送方向に連続するように形成し、異なるクロック相
における第１層目の電極と第２層目の電極の重ね合わせ
面積を、同一クロック相における重ね合わせ面積よりも
大きくすることによリオーバラフプ容量を大きくしたた
め、印加クロック振幅や信号電荷による負荷容量変動が
小さくなり、共振回路を用いた駆動回路で安定して駆動
できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による電荷転送素子を示す
断面図である。第１図において、第２図と同一符号は同
一部分を示し、１１は第３層目のポリシリコン電極であ
る。本実施例では、第２層目のポリシリコン電極２は第
１層目のポリシリコン電極間のギャップを１つおきに覆
っている。また、第３層目のポリシリコン電極１１は、
電荷転送方向に連続した構造になっている。駆動ゲート
φ１は第１層目のポリシリコン電極１と、これに隣接し
重なり合った第２層目のポリシリコン電極２を接続して
構成し、φ２は残った第１層目のポリシリコン電極と第
３層目のポリシリコン電極１１を接続して構成している
。この素子では、容量成分とインダクタンス成分からな
る共振回路から発生するクロックを、駆動ゲートφ１．
φ２に位相を１８０度ずらして印加し、電荷転送を行う
。
断面図である。第１図において、第２図と同一符号は同
一部分を示し、１１は第３層目のポリシリコン電極であ
る。本実施例では、第２層目のポリシリコン電極２は第
１層目のポリシリコン電極間のギャップを１つおきに覆
っている。また、第３層目のポリシリコン電極１１は、
電荷転送方向に連続した構造になっている。駆動ゲート
φ１は第１層目のポリシリコン電極１と、これに隣接し
重なり合った第２層目のポリシリコン電極２を接続して
構成し、φ２は残った第１層目のポリシリコン電極と第
３層目のポリシリコン電極１１を接続して構成している
。この素子では、容量成分とインダクタンス成分からな
る共振回路から発生するクロックを、駆動ゲートφ１．
φ２に位相を１８０度ずらして印加し、電荷転送を行う
。
次に製造方法について説明する。
まず、Ｐ型基板５上に形成されたＮ−層３を酸化して厚
さ約５００〜１００００程度の酸化膜を形成し、その上
にポリシリコンを約４０００〜８００００積層し、バタ
ーニングにより第１層目のポリシリコン電極１を形成す
る０次に、上記第１層目のポリシリコン電極１をマスク
に上記酸化膜をエツチングし、不純物を注入してＮ−層
３中にＰ型不純物層４を形成する０次に、新たに全面に
酸化膜を約５００〜１０００人形成し、その上にポリシ
リコンを約４０００〜８００００積層し、バターニング
により第２層目のポリシリコン電極２を形成する。次に
、この第２層目のポリシリコン電極２をマスクに上記酸
化膜をエツチングした後、新たに全面に酸化膜を約５０
０〜１０００人形成する。その後、上記酸化膜上に第３
層目のポリシリコン電極を約４０００〜８０００人の厚
さで形成する。
さ約５００〜１００００程度の酸化膜を形成し、その上
にポリシリコンを約４０００〜８００００積層し、バタ
ーニングにより第１層目のポリシリコン電極１を形成す
る０次に、上記第１層目のポリシリコン電極１をマスク
に上記酸化膜をエツチングし、不純物を注入してＮ−層
３中にＰ型不純物層４を形成する０次に、新たに全面に
酸化膜を約５００〜１０００人形成し、その上にポリシ
リコンを約４０００〜８００００積層し、バターニング
により第２層目のポリシリコン電極２を形成する。次に
、この第２層目のポリシリコン電極２をマスクに上記酸
化膜をエツチングした後、新たに全面に酸化膜を約５０
０〜１０００人形成する。その後、上記酸化膜上に第３
層目のポリシリコン電極を約４０００〜８０００人の厚
さで形成する。
次に作用効果について説明する。
本実施例の構造を採用した場合、φ１．φ２間のオーバ
ーラツプ容量はＣ了ｖ＝Ｃ，＋Ｃ，＋Ｃ。
ーラツプ容量はＣ了ｖ＝Ｃ，＋Ｃ，＋Ｃ。
となり、従来のオーバーラツプ容量に比べ面積的に非常
に大きくなる。また第１図において、ＩＬは同−相内の
ゲートのオーバーラツプであり、これに起因してオーバ
ーラツプ容量を生ずるものであるが、同一相ということ
で駆動には関係ない。
に大きくなる。また第１図において、ＩＬは同−相内の
ゲートのオーバーラツプであり、これに起因してオーバ
ーラツプ容量を生ずるものであるが、同一相ということ
で駆動には関係ない。
一方ｌＲで示されるオーバーラツプは、φ１．φ２間の
容量になり、Ｃ２とＣ８に対応するためｌ。
容量になり、Ｃ２とＣ８に対応するためｌ。
が大きい方がオーバーラツプ容量が大きくなる。
このようにオーバーランプ容量を大きくする事により、
見かけのφ１．φ２間の容量が大きくなるため、クロッ
ク振幅や信号電荷による接合容量の変動が外部の駆動回
路からは見えにくくなり、安定した駆動が可能になる。
見かけのφ１．φ２間の容量が大きくなるため、クロッ
ク振幅や信号電荷による接合容量の変動が外部の駆動回
路からは見えにくくなり、安定した駆動が可能になる。
なお上記実施例ではＣＯＤの転送電極にポリシリコンを
用いたものを示したが、タングステンシリサイドあるい
はチタンシリサイド等のシリサイド系の材質を用いても
よい。
用いたものを示したが、タングステンシリサイドあるい
はチタンシリサイド等のシリサイド系の材質を用いても
よい。
また上記実施例ではポリシリコンの眉間膜に上層ゲート
酸化膜形成時に下層ポリシリコン上にできる熱酸化膜を
用いていたが、窒化膜等の熱酸化膜と異なった膜を用い
ることもできる。窒化膜を用いた場合、比誘電率が７．
５と、熱酸化膜を用いた場合の３．９に比べ２倍程度大
きく、さらに層間容量を大きくすることができる。
酸化膜形成時に下層ポリシリコン上にできる熱酸化膜を
用いていたが、窒化膜等の熱酸化膜と異なった膜を用い
ることもできる。窒化膜を用いた場合、比誘電率が７．
５と、熱酸化膜を用いた場合の３．９に比べ２倍程度大
きく、さらに層間容量を大きくすることができる。
さらに上記実施例では埋込チャネルＣＯＤについて説明
したが、井戸が基板表面に形成され、表面を移動する表
面チャネルＣＯＤの場合でも同様の効果を奏する。
したが、井戸が基板表面に形成され、表面を移動する表
面チャネルＣＯＤの場合でも同様の効果を奏する。
以上のように、この発明に係る電荷転送素子によれば、
ＣＣＤの眉間容量を大きくできるように構成したので、
共振回路を用いた駆動回路が安定に使用できるようにな
り、低消費電力化が図れるという効果がある。
ＣＣＤの眉間容量を大きくできるように構成したので、
共振回路を用いた駆動回路が安定に使用できるようにな
り、低消費電力化が図れるという効果がある。
第１図はこの発明の一実施例による電荷転送素子の断面
図、第２図は従来の電荷転送素子の断面図、第３図は電
荷転送素子を駆動する時に問題となる負荷容量の等価回
路図、第４図は共振回路を使用した電荷転送素子の駆動
回路図である。 図において、１は第１層目のポリシリコン電極、２は第
２層目のポリシリコン電極、３はＮ−層、４はＰ型不純
物層、５はＰ型基板、６は熱酸化膜、７はクロックトラ
イバ、８はＣＯＤの等価容量、９はダンピング抵抗、１
０は共振用のインダクタンス、１１は共振用の容量、１
２．１３はクロック入力、２１は第３１１目のポリシリ
コン電極である。 なお図中同一符号は同−又は相当部分を示す。
図、第２図は従来の電荷転送素子の断面図、第３図は電
荷転送素子を駆動する時に問題となる負荷容量の等価回
路図、第４図は共振回路を使用した電荷転送素子の駆動
回路図である。 図において、１は第１層目のポリシリコン電極、２は第
２層目のポリシリコン電極、３はＮ−層、４はＰ型不純
物層、５はＰ型基板、６は熱酸化膜、７はクロックトラ
イバ、８はＣＯＤの等価容量、９はダンピング抵抗、１
０は共振用のインダクタンス、１１は共振用の容量、１
２．１３はクロック入力、２１は第３１１目のポリシリ
コン電極である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上に３層の電極を用いて作られた電荷
転送素子において、 第１層目の電極の一つおきのギャップを第２層目の電極
で覆い、残りのギャップを電荷転送方向に連続した第３
層目の電極で覆い、 上記第１層目の電極の一つおきを上記第２層目の電極と
ショートして第１のクロック相とし、残りの第１層目の
電極を上記第３層目の電極とショートして第２のクロッ
ク相とし、 異なるクロック相における上記第１層目の電極と第２層
目の電極の重ね合わせ面積を、同一クロック相における
重ね合わせ面積よりも大きくし、上記第１及び第２のク
ロック相に印加するクロックは、容量成分とインダクタ
ンス成分からなる共振回路から発生し、その位相を１８
０度ずらせたものであることを特徴とする電荷転送素子
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088294A JPH02266537A (ja) | 1989-04-07 | 1989-04-07 | 電荷転送素子 |
| US07/479,271 US5019884A (en) | 1989-04-07 | 1990-02-13 | Charge transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088294A JPH02266537A (ja) | 1989-04-07 | 1989-04-07 | 電荷転送素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266537A true JPH02266537A (ja) | 1990-10-31 |
Family
ID=13938901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088294A Pending JPH02266537A (ja) | 1989-04-07 | 1989-04-07 | 電荷転送素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5019884A (ja) |
| JP (1) | JPH02266537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176724A (ja) * | 1993-08-18 | 1995-07-14 | Lg Semicon Co Ltd | 電荷転送装置及びその製造方法 |
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