JPH02263470A - ゲートターンオフサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ゲートターンオフサイリスタ（以下、ＧＴＯ
サイリスタという）に係り、特に、大電流を制御するた
めに用いて好適な素子接合構造を備えたＧＴＯサイリス
タに関する。

［従来の技術］ 大容量化されたＧＴ○サイリスタは、一般に、大口径ペ
レット内に単位サイリスタを多数配置し、これら単位サ
イリスタを並列接続して構成されている。

第３図は従来技術によるこの種ＧＴＯサイリスタの上面
図、第４図は第３図におけるＩ−１断面図である。第３
図、第４図において、１はペレット、２は単位ＧＴ○サ
イリスタ、４はアノード電極、５はカソード電極、６は
ゲート電極、７はゲート・カソード間絶縁膜、１１は第
１エミッタ層、１２は第１ベース層、１３は第２ベース
層、１４は第２エミッタ層、１５はバッファ層、１６は
エミッタ短絡領域、１６″は素子分離用エミッタ短絡領
域である。

第３図、第４図に示す従来技術による大容量のＧＴ○サ
イリスタは、円板形状で大口径化された半導体基体であ
るペレット１内に、いわゆる単位ＧＴ○サイリスタ２を
放射状に並列配置した多重リング構造を備えて構成され
ている。また、各単位サイリスタ２は、ｐ型の第１エミ
ッタ層１１、ｎ型の第１ベース層１２、ｐ型の第２ベー
ス層１３及びｎ型の第２エミッタ層１４を備えた基本構
造を備え、半導体基体の高耐圧化を図るために、前記第
１ベース層１２と第１エミッタ層１１との間に、第１ベ
ース層１２と同一の導電型半導体、すなわち、この場合
ｎ型の半導体から成る高不純物濃度のバッファ層１５を
設けて、第１ベース層１２の厚みを薄くした。いわゆる
ｐｎｉｐｎ接合構造を備えている。

さらに、図示従来技術によるＧＴＯサイリスタは、前記
第１ベース層１２及びこれに隣接するバッファ層１５を
これらと同一の導電体から成る高濃度不純物層を介して
、前記エミツタ層１１と同様に７ノード電極４に低抵抗
接触させるエミッタ短絡領域１６を、カソード電極５の
投影部に備え、さらに、ペレット１の中心部及び周縁部
に素子分離用のエミッタ短絡領域１６′を備えて構成さ
れている。

なお、前述のような構造を有するＧＴＯサイリスタに関
する従来技術として、例えば、電気通信学会資料　ＥＤ
Ｄ−８７−６５／５ＰＣ−８７−４９（１９８７）ＰＰ
２７−３５、ＥＤＤ−８８−５７／５ＰＣ−８８−５５
（１９８８）ＰＰ７７−８４及び特開昭５５−３９６１
９号公報等に記載された技術が知られている。

［発明が解決しようとする課題］ 前記従来技術によるｐｎｉｐｎ接合構造にエミッタ短絡
領域を形成し九〇ＴＯサイリスクは、第４図に示したよ
うに、エミッタ短絡領域１６が第２エミッタ層１４の投
影部に少なくとも１ケ所形成されて構成されている。こ
の構造は、ＧＴ○サイリスタを単体として切り離して使
用する場合に好適なものであって、前記従来技術は、大
容量化のため、多数の単位ＧＴＯサイリスタ２を並列に
形成する場合にも、各単位ＧＴＯサイリスタ２が同一の
構造となるように形成されていた。

しかし、このような従来技術は、前記バッファ層１５が
高濃度不純物層により形成されて低抵抗となっているの
で、このバッファ層１５内の短絡抵抗Ｒ，。が、小さく
なり過ぎてしまい、素子をターンオンする場合のゲート
トリガ電流が大きくなる。このため、従来技術によるＧ
ＴＯサイリスタは、ゲートトリガ電流を大きくしないと
、素子をターンオンさせるための短絡抵抗による電位ド
ロップを生じさせることができなくなり、場合によって
は、ＧＴＯサイリスタをターンオンできなかったり、一
部の単位ＧＴＯサイリスタのみがターンオンして、単位
ＧＴ○サイリスタを破壊してしまう場合が生じるという
問題点を有している。

すなわち、ゲート電極６を介してｐ型の第２ベース［１
３に入力されたゲートトリガ電流は、ｎ型の第２エミッ
タ層１４からカソード電極５に流れる。このとき、ｎ型
の第２のエミツタ層１４から注入される電子電流は、ｎ
型の第１ベース層１２とｐ型の第２ベース層１３との間
のＪ２２重によるコレクタ接合を通してコレクタ電流と
して−ｎ型の第１ベース層及びｎ型のバッファ層１５を
介してエミッタ短絡領域１６へ流れ込む。この電流は、
エミッタ短絡領域１６に流れ、ｐ型の第１エミッタ層１
１にはほとんど流れないため、素子をターンオンすると
きのゲートトリガ電流が大きくなり、著しい場合には、
素子が点弧できなくなる。

一方、ＧＴＯサイリスタがターンオフ動作をする場合に
は、オフゲート電流の入力により、ベース層に蓄積され
ていた残留キャリアを速やかに外部へ排出させなければ
ならず、エミッタ短絡層を形成しておくことが不可欠で
ある。

本発明の目的は、ｐｎｉｐｎ接合構造を有し、単位ＧＴ
Ｏサイリスタが多重リング状に並列配置されている大容
量ＧＴＯサイリスタのゲートトリガ特性を改善し、比較
的小さなゲートトリガ電流で、素子を安全にかつ確実に
ターンオンすることのできるエミッタ短絡領域を有する
ＧＴ○サイリスタを提供することにある。

［課題を解決するための手段］ 本発明によれば、前記目的は、ｐｎｉｐｎ接合構造を有
する大容量ＧＴＯサイリスタにおいて、多重リング状に
並列配置された単位ＧＴＯサイリスタの第２エミツタの
相対向する投影領域にエミッタ短絡部を設けるのではな
く、単位ＧＴＯサイリスタの配列リング間の投影領域に
エミッタ短絡部をリング状に形成することにより達成さ
れる。

［作用］ エミッタ短絡部を単位ＧＴ○サイリスタの第２エミツタ
の投影領域に設けず、単位ＧＴＯサイリスタの配列リン
グ間の投影領域に形成したｐｎｉｐｎ構造を有する本発
明のＧＴＯサイリスタは、その短絡抵抗が適当な値にま
で増大する。これにより、本発明は、ＧＴＯサイリスタ
のゲートトリガ電流を低減することができるので、素子
を確実に、かつ、安全にターンオンさせることができる
。

［実施例］ 以下、本発明によるＧＴＯサイリスタの一実施例を図面
により詳細に説明する。

第１図は本発明の一実施例の構成を示す４分割部分の上
面図、第２図は第１図における怪力・向Ｉ−１断面図で
あり、図の符号は第３図、第４図の場合と同一である。

第１図に示すＧＴ○サイリスタは、従来技術の場合と同
様に、ペレット１内に多数の単位ＧＴＯサイリスタ２を
、ゲート制御電流入力用のゲート電極６を中心として多
重に（第１図に示す実施例では２重）リング状、放射状
に並列に配置して構成されている。そして、単位ＧＴＯ
サイリスタのそれぞれは、第２図に示すようにｐｎｉｐ
ｎ接合構造を有し、ｐ型の第１エミツタ／１Ｗ１１が第
１の主面に露出したアノード電極４に、ｎ型の第２エミ
ッタ層１４がカソード電極５に、ｐ型の第２ベース層１
３の前記第２の主面に露出した部分が同一導電型の高不
純物濃度領域を介してゲート電極６に、それぞれＡＱ等
の低抵抗金属によりオーミック接続されている。

前述のような構造を有するＧ’ＴＯサイリスタは、ｐ型
の第１のエミツタ層１１と、高抵抗のｎ型（ｉ層）の第
１ベース暦１２との間に、比較的抵抗の小さいｎ型のバ
ッファ層１５が形成されているので、従来技術の欄で説
明したように、エミッタ短絡領域１６を、ｎ型の第２エ
ミッタ層１４の相対向する投影領域に形成した場合に、
短絡抵抗Ｒ３゜が小さくなり過ぎて、ゲートトリガ電流
が大きくなって、ターンオン特性が悪くなる。

そこで、第１図及び第２図に示す本発明の一実施例は、
ゲートターンオフ特性を損わず１点弧特性を改善するた
めに、エミッタ短絡領域１６を、ｎ型の第２エミッタ層
１４の投影領域には設けずに、放射状に配置される単位
ＧＴ○サイリスタ２の境界部におけるｐ型の第２ベース
層１３のゲート電極６が接続されている領域の投影領域
にリング状に形成して構成される。これにより、ｎ型の
第２エミツタ［１４の投影部におけるバッファ層１５内
の電流通路が、ｐ型の第１エミッタ層１１上に横方向に
長くなってエミッタ短絡領域１６及び１６′に達するこ
とになり、短絡抵抗を大きくすることができる。従って
、コレクタ電流は、ｐ型の第１エミッタ層１１にも流れ
易くなり、本発明の一実施例によれば、ＧＴＯサイリス
タを、安全に、かつ、確実にターンオンすることができ
る。

特に、前記実施例に示したような大容量ＧＴＯサイリス
タは、単位ＧＴＯサイリスタ２を同心円状に並列配置し
て多重リングを形成しているので、単位ＧＴ○サイリス
タ２の配列リング間にエミッタ短絡領域をリング状に設
けると、短絡抵抗を適当な大きさとなるように設定する
ことができるので、そのターンオン特性を大きく向上さ
せることができる。

前述のような構造を備える大容量のＧＴ○サイリスタは
、４０００Ｖ以上の高耐圧を持ち、導通損失を増大させ
ることなく、２０００Ａ以上の大電流を安全、確実に制
御することが可能である。

また、このようなＧＴＯサイリスタは、インバータ、コ
ンバータ等の電力変換装置に用いて好適であり、大容量
の電力変換装置を構成することができる。

第５図、第６図は本発明の他の実施例の構成を示す４分
割部分の上面図であり、図の符号は第１図の場合と同一
である。

第５図に示す本発明の他の実施例は、ペレットｌ内にリ
ング状に配置される単位ＧＴ○サイリスタ２の間のゲー
ト電極６の投影部に、放射状にエミッタ短絡領域１６を
設けて構成したものであり、このような構造とすること
によっても、第１図。

第２図により説明した実施例の場合と同様な効果を奏す
ることができる。

第６図に示す本発明の他の実施例は、第１図。

第２図により説明した本発明の一実施例と、第５図によ
り説明した本発明の他の実施例とを組み合わせた構造を
備えるものである。すなわち、この第６図に示す本発明
の他の実施例は、放射状に並列に配列される単位ＧＴ○
サイリスタ２の境界部の投影領域にリング状に形成され
たエミッタ短絡領域と、リング状に配置された単位ＧＴ
Ｏサイリスタ２の境界部の投影領域に放射状に形成され
たエミッタ短絡領域とを備えて構成されている。

このような本発明の他の実施例においても、第１図、第
２図により説明した本発明の一実施例と同様な効果を奏
することができる。

前述した本発明による大容量ＧＴＯサイリスタが形成さ
れる半導体基体であるペレット１は、通常シリコン（Ｓ
ｉ）が用いられるが、ガリウムヒ素（ＧａＡｓ）であっ
てもよい。

［発明の効果］ 以上説明したように、本発明によれば、大容量。

高耐圧、低損失で、しかも、ゲートトリガ電流。

保持電流、ラッチング電流の小さい高性能なＧＴＯサイ
リスタを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す４分割部分の上
面図、第２図は第１図における径方向■−■断面図、第
３図は従来技術の構成を示す上面図、第４図はそのＩ−
Ｉ断面図、第５図、第６図は本発明の他の実施例の構成
を示す上面図である６１・・・・・・ペレット、２・・
・・・・単位Ｇ’ＴＯサイリスタ、４・・・・・・アノ
ード電極、５・・・・・・カソード電極、６・・・・・
・ゲート電極、７・・・・・・ゲート・カソード開維縁
膜、１・・・・・・第１エミツタ層、１２・・・・・・
第１ベース層、３・・・・・・第２ベース層、１４・・
・・・・第２エミッタ層、５・・・・・・バッファ層、
１６・・・・・・エミッタ短絡領域、６′・・・・・・
素子分離用エミッタ短絡領域。 第 因 第２図 第 図 第４図

Claims (1)

1. 【特許請求の範囲】 １、ｐｎｉｐｎ構造を備え、かつ、エミッタ短絡領域を
   備える複数の単位ゲートターンオフサイリスタが、半導
   体基体内に並列に配置されたゲートターンオフサイリス
   タにおいて、前記エミッタ短絡領域は、複数の単位ゲー
   トターンオフサイリスタの間、すなわち、ゲート投影領
   域に備えられることを特徴とするゲートターンオフサイ
   リスタ。 ２、前記半導体基体は、円板形状であり、前記複数の単
   位ゲートターンオフサイリスタは、前記半導体基体の中
   心を中心とした同心円状に、少なくとも１つ以上のリン
   グ状となるように配置されることを特徴とする特許請求
   の範囲第１項記載のゲートターンオフサイリスタ。 ３、前記エミッタ短絡領域は、前記複数の単位ゲートタ
   ーンオフサイリスタが配列されるリング間の単位ゲート
   ターンオフサイリスタ間にリング状に備えられることを
   特徴とする特許請求の範囲第２項記載のゲートターンオ
   フサイリスタ。 ４、前記エミッタ短絡領域は、前記リング状に配列され
   る単位ゲートターンオフサイリスタ間に放射状に備えら
   れることを特徴とする特許請求の範囲第２項記載のゲー
   トターンオフサイリスタ。 ５、前記エミッタ短絡領域は、前記複数の単位ゲートタ
   ーンオフサイリスタが配列されるリング間の単位ゲート
   ターンオフサイリスタ間にリング状に備えられるととも
   に、リング状に配列される単位ゲートターンオフサイリ
   スタ間に放射状に備えられることを特徴とする特許請求
   の範囲第２項記載のゲートターンオフサイリスタ。 ６、前記半導体基体は、シリコンあるいはガリウムヒ素
   による半導体基体であることを特徴とする特許請求の範
   囲第１項ないし第５項のうち１項記載のゲートターンオ
   フサイリスタ。