JPS63142675A - 半導体スイツチング装置 - Google Patents
半導体スイツチング装置Info
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- JPS63142675A JPS63142675A JP61288828A JP28882886A JPS63142675A JP S63142675 A JPS63142675 A JP S63142675A JP 61288828 A JP61288828 A JP 61288828A JP 28882886 A JP28882886 A JP 28882886A JP S63142675 A JPS63142675 A JP S63142675A
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- Japan
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- semiconductor substrate
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- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
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- 238000000034 method Methods 0.000 abstract description 3
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- 239000008188 pellet Substances 0.000 description 3
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートターンオフサイリスタや、トランジスタ
などの半導体スイッチング装置に係り。
などの半導体スイッチング装置に係り。
特に、電流しゃ断耐量の向上に好適なペレット構造に関
するものである。
するものである。
ＧＴＯ，ＴＲ８では、ｐｎｐｎまたはサイリスタ要素あ
るいはｐｎｐまたはｎｐｎトランジスタ要素が、短冊状
とされたカソードあるいはエミッタ領域を中核としてア
ノード側へ投影した半導体スタ（以下ＧＴＯと略記）や
、トランジスタ（以下ＴＲ８と略記）などの半導体スイ
ッチング装置の最大しゃ断電流を増大させる方法が１例
えば特開昭５９−９９７６号、特開昭５９−８６２６０
号、及び特開昭５３−１２２７０号公報などに開示され
ている。特開昭５８−９９７６号公報では、円板状の半
導体基体の外周に設けられた制御電極の接続点より遠い
位置にある短冊状の単位半導体素子の横寸法を他のそれ
らより狭くすることにより半導体基体内のスイッチング
動作のバランスをはかり、しゃ断電流の増大をはかつて
いる。また、特開昭５９−８６２６０号公報では、制御
電極を単位半導体素子が放射状で多重リング状に配置さ
れた半導体基体の中間に、リング状に設け、それぞれの
単位半導体素子と制御電極との間の距離による横抵抗の
ばらつきを小さくおさえることにより半導体基体内の各
単位半導体素子のスイッチング動作の一様性をはかり、
し状態を、圧力を受けるバッファ領域を設けることで面
圧の均一性をはかつて、接触抵抗のばらつきをおさえる
ことでしゃ断耐量を増大させる構造が開示されている。
るいはｐｎｐまたはｎｐｎトランジスタ要素が、短冊状
とされたカソードあるいはエミッタ領域を中核としてア
ノード側へ投影した半導体スタ（以下ＧＴＯと略記）や
、トランジスタ（以下ＴＲ８と略記）などの半導体スイ
ッチング装置の最大しゃ断電流を増大させる方法が１例
えば特開昭５９−９９７６号、特開昭５９−８６２６０
号、及び特開昭５３−１２２７０号公報などに開示され
ている。特開昭５８−９９７６号公報では、円板状の半
導体基体の外周に設けられた制御電極の接続点より遠い
位置にある短冊状の単位半導体素子の横寸法を他のそれ
らより狭くすることにより半導体基体内のスイッチング
動作のバランスをはかり、しゃ断電流の増大をはかつて
いる。また、特開昭５９−８６２６０号公報では、制御
電極を単位半導体素子が放射状で多重リング状に配置さ
れた半導体基体の中間に、リング状に設け、それぞれの
単位半導体素子と制御電極との間の距離による横抵抗の
ばらつきを小さくおさえることにより半導体基体内の各
単位半導体素子のスイッチング動作の一様性をはかり、
し状態を、圧力を受けるバッファ領域を設けることで面
圧の均一性をはかつて、接触抵抗のばらつきをおさえる
ことでしゃ断耐量を増大させる構造が開示されている。
以上のような従来技術のみでは、大口径の半導体基体内
での動作の一様性の向上すなわち、しゃ断耐量の増大策
としては限度があり、半導体基体の面積の拡大すなわち
、単位半導体素子の数を多大にしても低級の性能を有し
た単位半導体素子の存在により最大しゃ断電流の増大が
はかれないという問題があった。
での動作の一様性の向上すなわち、しゃ断耐量の増大策
としては限度があり、半導体基体の面積の拡大すなわち
、単位半導体素子の数を多大にしても低級の性能を有し
た単位半導体素子の存在により最大しゃ断電流の増大が
はかれないという問題があった。
本発明の目的は、大口径半導体基体に含まれた単位半導
体素子の動作の一様性を向上させ、最大しゃ断電流の増
大を図ることができる半導体スイッチング装置を提供す
ることにある。
体素子の動作の一様性を向上させ、最大しゃ断電流の増
大を図ることができる半導体スイッチング装置を提供す
ることにある。
上記目的は、半導体基体内に配置したそれぞれ単位半導
体素子を除去し、これを不能動体とすることにより達成
される。不能動体化は、−例として、単位半導体素子の
主電極を除去し、ここに外部端子が接続されないように
することで達成される。不能動体とされる単位半導体素
子が、その性能が大幅にずれているにせよ、動作不能と
云うものではないため、主電流が流れないようにするこ
とで、実現される。
体素子を除去し、これを不能動体とすることにより達成
される。不能動体化は、−例として、単位半導体素子の
主電極を除去し、ここに外部端子が接続されないように
することで達成される。不能動体とされる単位半導体素
子が、その性能が大幅にずれているにせよ、動作不能と
云うものではないため、主電流が流れないようにするこ
とで、実現される。
半導体基体内に配置された多数の単位半導体素子の電気
的な特性は、基体製作上からの影響でそれぞれかなりの
ばらつきがあり、ある分布を示す。
的な特性は、基体製作上からの影響でそれぞれかなりの
ばらつきがあり、ある分布を示す。
このような状態の半導体スイッチング装置で電流をしゃ
断すると、半導体基体内のしゃ断しやすい単位半導体素
子すなりち、ターンオフしやすい素子から順次しゃ断さ
れ、最終的には一番遅れてターンオフしようとする単位
半導体素子に、早くターンオフしきった単位半導体素子
からの残留電流が集中する。この集中した電流がある限
界をこえると、一番遅れてターンオフしようとする単位
半一導体素子は破壊する。すなわち、この電流集中で、
′：−二半二律導体基体全体ゃ断耐量が決定する。した
がって、集中する電流を単位半導体素子内で、バランス
良く分担し合い少数の単位半導体素子に局所的な電流が
集中しないようにすることにより、破壊は起りづらくな
り、最大しゃ断耐量は増大する。
断すると、半導体基体内のしゃ断しやすい単位半導体素
子すなりち、ターンオフしやすい素子から順次しゃ断さ
れ、最終的には一番遅れてターンオフしようとする単位
半導体素子に、早くターンオフしきった単位半導体素子
からの残留電流が集中する。この集中した電流がある限
界をこえると、一番遅れてターンオフしようとする単位
半一導体素子は破壊する。すなわち、この電流集中で、
′：−二半二律導体基体全体ゃ断耐量が決定する。した
がって、集中する電流を単位半導体素子内で、バランス
良く分担し合い少数の単位半導体素子に局所的な電流が
集中しないようにすることにより、破壊は起りづらくな
り、最大しゃ断耐量は増大する。
以下本発明の一実施例を第１図〜第６図により説明する
。
。
第１図、第２図は通常の半導体製作プロセスをへて、製
作した部分的な表面パターンおよび縦断面を示す、これ
は、半導体基体１に、細長い短冊状の単位半導体素子（
ＧＴＯセグメント）２が、半導体基体１の同心円上に放
射リング状に多数配列されている１本実施例では直径７
０ｍｍの半導体異なるＰＨｒ ｎＢ ｔ ＰＨ＋ ｎＥ
の４層を有し。
作した部分的な表面パターンおよび縦断面を示す、これ
は、半導体基体１に、細長い短冊状の単位半導体素子（
ＧＴＯセグメント）２が、半導体基体１の同心円上に放
射リング状に多数配列されている１本実施例では直径７
０ｍｍの半導体異なるＰＨｒ ｎＢ ｔ ＰＨ＋ ｎＥ
の４層を有し。
ｎＢ層は短冊状で、カソード電極３を各々有し、このカ
ソード電極３をとり囲むようにゲート電極４がＰＨ層に
設けられている。半導体基体１の中央にはゲート電極と
接続されるゲートリードのコンタクト領域Ａが設けられ
ている。半導体基体１の下側主表面のｐＥ層にはアノー
ド電極５が設けられている。第１図の２点鎖線はＧＴＯ
セグメント２が放射多重リング状に配列されていること
を示している。
ソード電極３をとり囲むようにゲート電極４がＰＨ層に
設けられている。半導体基体１の中央にはゲート電極と
接続されるゲートリードのコンタクト領域Ａが設けられ
ている。半導体基体１の下側主表面のｐＥ層にはアノー
ド電極５が設けられている。第１図の２点鎖線はＧＴＯ
セグメント２が放射多重リング状に配列されていること
を示している。
さて、このようにＧＴＯの各単位ＧＴＯセグメント２の
ターンオフ時間のヒストグラムを調べると、第３図のと
とくのほぼ正規分布になっている。
ターンオフ時間のヒストグラムを調べると、第３図のと
とくのほぼ正規分布になっている。
ここでのターンオフ時間は単位ＧＴＯセグメント１ヶで
電流３Ａをしゃ断したときの値である２本実施例ペレッ
ト面内でターンオフ時間２５〜４０μｓの範囲でばらつ
いている。さて、発明者らは本実施例のＧＴＯの最大し
ゃ断耐量を破壊現象で調べたところ、本ＧＴＯは２１０
０〜２３０ＯＡのしゃ断電流で破壊した。この破壊した
個所の単位ＧＴＯセグメントのターンオフ時間を比較す
ると、破壊した単位ＧＴＯセグメントのターンオフ時間
は半導体基体内分布の平均的な値（ここでは、３２．５
μ付近）より極端に長いことが判明した。
電流３Ａをしゃ断したときの値である２本実施例ペレッ
ト面内でターンオフ時間２５〜４０μｓの範囲でばらつ
いている。さて、発明者らは本実施例のＧＴＯの最大し
ゃ断耐量を破壊現象で調べたところ、本ＧＴＯは２１０
０〜２３０ＯＡのしゃ断電流で破壊した。この破壊した
個所の単位ＧＴＯセグメントのターンオフ時間を比較す
ると、破壊した単位ＧＴＯセグメントのターンオフ時間
は半導体基体内分布の平均的な値（ここでは、３２．５
μ付近）より極端に長いことが判明した。
すなわち、ペレット全体で約２００ＯＡの電流をしゃ断
するとき、それぞれ単位ＧＴＯセグメントで分担してい
た約３Ａの電流はターンオフ時間の短いものからオフが
開始するが、短いものと、□長いものとには時間差が生
じているので、ターンオフ時間の長い単位ＧＴＯセグメ
ントに短いものの残留電流が流れ込み、長い単位ＧＴ○
がしゃ断 ゛開始する直前には、すでに多量の電流を
しゃ断するような状態となっている。これが、単位ＧＴ
Ｏセグメントの限界電流となった場合に、この単位ＧＴ
Ｏセグメントは破壊する。そこで本発明の特徴は、早く
しゃ断した単位ＧＴＯセグメントの残留電流を、遅くし
ゃ断する複数個の単位ＧＴＯセグメントで分担し合い、
局所的な電流集中の緩和をはかった構造としている点に
ある。すなわち。
するとき、それぞれ単位ＧＴＯセグメントで分担してい
た約３Ａの電流はターンオフ時間の短いものからオフが
開始するが、短いものと、□長いものとには時間差が生
じているので、ターンオフ時間の長い単位ＧＴＯセグメ
ントに短いものの残留電流が流れ込み、長い単位ＧＴ○
がしゃ断 ゛開始する直前には、すでに多量の電流を
しゃ断するような状態となっている。これが、単位ＧＴ
Ｏセグメントの限界電流となった場合に、この単位ＧＴ
Ｏセグメントは破壊する。そこで本発明の特徴は、早く
しゃ断した単位ＧＴＯセグメントの残留電流を、遅くし
ゃ断する複数個の単位ＧＴＯセグメントで分担し合い、
局所的な電流集中の緩和をはかった構造としている点に
ある。すなわち。
第３図のターンオフ時間３７．５〜４０．０μｓの単位
ＧＴＯセグメント約３％を除去することにより、本発明
の特徴が発揮できる。これを半導体基体１面内で、この
３７．５〜４０．０μｓのターンオフ時間の長い単位Ｇ
ＴＯセグメントの配列個所をプロットすると、第１図の
黒く塗りつぶした場所となる。これらを従来のトリミン
グ技研を用い、不能動体とする。即ち、第１図で黒く塗
りつぶした部分はカソード電極を除去し、パシベーショ
ン膜を設けることで、他のカソード電極３へ圧接される
外部カソード電極（端子）が接触しないようにした。
ＧＴＯセグメント約３％を除去することにより、本発明
の特徴が発揮できる。これを半導体基体１面内で、この
３７．５〜４０．０μｓのターンオフ時間の長い単位Ｇ
ＴＯセグメントの配列個所をプロットすると、第１図の
黒く塗りつぶした場所となる。これらを従来のトリミン
グ技研を用い、不能動体とする。即ち、第１図で黒く塗
りつぶした部分はカソード電極を除去し、パシベーショ
ン膜を設けることで、他のカソード電極３へ圧接される
外部カソード電極（端子）が接触しないようにした。
第４図、第５図、第６図は１本実施例の同一半導体基体
１の単位ＧＴＯセグメントのそれぞれ。
１の単位ＧＴＯセグメントのそれぞれ。
オン電圧、電流増幅率、ライフタイムの分布を示してい
る。オン電圧では１．７５〜２．ＯＯＶ、電流増幅率で
は４．５〜５．０、ライフタイムでは６５〜７０μｓと
なるものがそれぞれの平均的なものより極端に小さかっ
たり、大きかったり長かったりした約３％程度の単位Ｇ
ＴＯセグメントをトリミングすることにより本発明の特
徴が発揮されＧＴＯサイリスタのしゃ断耐量の大幅な増
大に効果を示す。なお、第４図〜第５図中のトリミング
する領域の単位、ＧＴＯは、第１図の黒く塗りつぶした
前述のターンオフ時間のものとよく一致している。した
がって、第３図〜第６図のうちのいずれかの特性分布が
判明すれば、トリミングする単位ＧＴＯセグメントは摘
出できる。
る。オン電圧では１．７５〜２．ＯＯＶ、電流増幅率で
は４．５〜５．０、ライフタイムでは６５〜７０μｓと
なるものがそれぞれの平均的なものより極端に小さかっ
たり、大きかったり長かったりした約３％程度の単位Ｇ
ＴＯセグメントをトリミングすることにより本発明の特
徴が発揮されＧＴＯサイリスタのしゃ断耐量の大幅な増
大に効果を示す。なお、第４図〜第５図中のトリミング
する領域の単位、ＧＴＯは、第１図の黒く塗りつぶした
前述のターンオフ時間のものとよく一致している。した
がって、第３図〜第６図のうちのいずれかの特性分布が
判明すれば、トリミングする単位ＧＴＯセグメントは摘
出できる。
なお、トリミングする量は１本発明では単位素子の全体
本数のうち約３％程度としたが、この量は、定常時のオ
ン性能にも関係するので、多ければ良いということでは
なく、それらを考慮してえらぶ必要があるが、本発明で
はオン性能をほとんど損わないで、しゃ断耐斌従来の２
１０ＯＡを３％トリミングで約３０００Ａ、オン性能を
若干犠牲とした１０％トリミングでは３５００Ａと大幅
にしゃ断耐量の向上に効果のあることが確認された。
本数のうち約３％程度としたが、この量は、定常時のオ
ン性能にも関係するので、多ければ良いということでは
なく、それらを考慮してえらぶ必要があるが、本発明で
はオン性能をほとんど損わないで、しゃ断耐斌従来の２
１０ＯＡを３％トリミングで約３０００Ａ、オン性能を
若干犠牲とした１０％トリミングでは３５００Ａと大幅
にしゃ断耐量の向上に効果のあることが確認された。
上記実施例ではＧＴＯを用いたがＴＲ８でも適用可能で
ある。ＧＴＯでは、ｎＥ層にアノード電極がコンタクト
したアノード短絡型のＧＴＯでも良い。単位半導体素子
の半導体基体内での配列形態は問わない、また、ゲート
リードあるいはＴＲ３ではベースリードがゲートあるい
はベース電極と接続される領域は、半導体基体上のどこ
でも良い。
ある。ＧＴＯでは、ｎＥ層にアノード電極がコンタクト
したアノード短絡型のＧＴＯでも良い。単位半導体素子
の半導体基体内での配列形態は問わない、また、ゲート
リードあるいはＴＲ３ではベースリードがゲートあるい
はベース電極と接続される領域は、半導体基体上のどこ
でも良い。
以上のように１本発明によれば半導体基体内の単位の半
導体素子の特性をチェックし、それらの平均的なものよ
り極端に差異のある単位半導体素子を、トリミングし、
不能動体とすることにより。
導体素子の特性をチェックし、それらの平均的なものよ
り極端に差異のある単位半導体素子を、トリミングし、
不能動体とすることにより。
電流しゃ断時の残留電流の分担が緩和され２局所的に電
流集中を起す単位半導体素子が無くなるために、しゃ断
耐量を大幅に向上できる効果がある。
流集中を起す単位半導体素子が無くなるために、しゃ断
耐量を大幅に向上できる効果がある。
第１図、第２図は本発明の一実施例の半導体基体の部分
表面パターンを示す図および部分縦断面図、第３図〜第
６図は第１図、第２図に示した本発明の一実施例になる
半導体基体内の単位半導体素子の特性ヒストグラムを示
す図である。 １・・・半導体基体、２・・・単位ＧＴＯセグメント、
３・・・カソード電極、４・・・ゲート電極、５・・・
アノード代理人 弁理士 小川勝馬 １、Ｓ〜夕茅 １
目 第２ 目 茅３０ 羊４目 茅５０ 第１＝固
表面パターンを示す図および部分縦断面図、第３図〜第
６図は第１図、第２図に示した本発明の一実施例になる
半導体基体内の単位半導体素子の特性ヒストグラムを示
す図である。 １・・・半導体基体、２・・・単位ＧＴＯセグメント、
３・・・カソード電極、４・・・ゲート電極、５・・・
アノード代理人 弁理士 小川勝馬 １、Ｓ〜夕茅 １
目 第２ 目 茅３０ 羊４目 茅５０ 第１＝固
Claims (1)
- 【特許請求の範囲】 １、半導体基体内に隣接相互で導電型が異なる少なくと
も３個の半導体層を有し、一方の最外層は短冊状に分割
され、両最外層に主電極、一方の最外層に隣接した中間
層に制御電極が設けられ、短冊状の各最外層を中核とし
て他方の最外層へ投影した半導体基体の厚さ方向での領
域が単位半導体素子となつていて複数個の単位半導体素
子が１個の半導体基体内に複合化された半導体スイッチ
ング装置において、該単位半導体素子の諸特性値が該半
導体基体内の平均値的な特性値より、大幅に差異のある
該半導体スイッチング素子を不能動体にしたことを特徴
とする半導体スイッチング装置。 ２、特許請求の範囲第１項において、半導体基体内でオ
ン電圧が、半導体基体内の他の半導体スイッチング素子
より極端に小さい単位半導体素子を不能動体にしたこと
を特徴とする半導体スイッチング装置。 ３、特許請求の範囲第１項において、半導体基体内で電
流しや断時のターンオフ時間が半導体基体内の他の単位
半導体素子より極端に長い単位半導体素子及び短い単位
半導体素子を不能動体としたことを特徴とする半導体ス
イッチング装置。 ４、特許請求の範囲第１項において、半導体基体内で電
流増幅率が、半導体基体内の他の単位半導体素子より極
端に大きい単位半導体素子を不能動体にしたことを特徴
とする半導体スイッチング装置。 ５、特許請求の範囲第１項において、半導体基体内で、
ライフタイムが半導体基体内の他の単位半導体素子より
極端に短い単位半導体素子を不能動体にしたことを特徴
とする半導体スイッチング装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288828A JPS63142675A (ja) | 1986-12-05 | 1986-12-05 | 半導体スイツチング装置 |
| KR870013861A KR880008456A (ko) | 1986-12-05 | 1987-12-04 | 반도체 스위칭 장치 및 제조방법 |
| DE19873741400 DE3741400A1 (de) | 1986-12-05 | 1987-12-07 | Halbleiterschaltvorrichtung und verfahren zu deren herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288828A JPS63142675A (ja) | 1986-12-05 | 1986-12-05 | 半導体スイツチング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142675A true JPS63142675A (ja) | 1988-06-15 |
Family
ID=17735266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288828A Pending JPS63142675A (ja) | 1986-12-05 | 1986-12-05 | 半導体スイツチング装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS63142675A (ja) |
| KR (1) | KR880008456A (ja) |
| DE (1) | DE3741400A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000004581A1 (de) * | 1998-07-17 | 2000-01-27 | Infineon Technologies Ag | Passivierungsschicht für leistungshalbleiter mit an die oberfläche tretenden pn-übergängen |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0064613B1 (en) * | 1981-04-30 | 1986-10-29 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of element units operable in parallel |
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| JPS603153A (ja) * | 1983-06-21 | 1985-01-09 | Fuji Electric Corp Res & Dev Ltd | 半導体装置の製造方法 |
-
1986
- 1986-12-05 JP JP61288828A patent/JPS63142675A/ja active Pending
-
1987
- 1987-12-04 KR KR870013861A patent/KR880008456A/ko not_active Application Discontinuation
- 1987-12-07 DE DE19873741400 patent/DE3741400A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE3741400A1 (de) | 1988-06-09 |
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