JPH0138386B2 - - Google Patents
Info
- Publication number
- JPH0138386B2 JPH0138386B2 JP57169445A JP16944582A JPH0138386B2 JP H0138386 B2 JPH0138386 B2 JP H0138386B2 JP 57169445 A JP57169445 A JP 57169445A JP 16944582 A JP16944582 A JP 16944582A JP H0138386 B2 JPH0138386 B2 JP H0138386B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- gate
- thyristor
- mis transistor
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 2
- 230000005669 field effect Effects 0.000 description 9
- 238000010304 firing Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Ignition Installations For Internal Combustion Engines (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｐベースが隣接しカソードにより接
触されたｎエミツタと、ｎベースが隣接しアノー
ドにより接触されたｐエミツタとを有する半導体
素体および半導体素体の界面に配置されMISトラ
ンジスタを介して制御可能のエミツタシヨート部
とを備え、各MISトランジスタがｎ（ｐ）エミツ
タ、ｐ（ｎ）ベースに挿入されこれと導電接続さ
れたｎ（ｐ）形の半導体領域およびｐ（ｎ）ベース
のゲートによつて被覆された区域を包含するよう
なサイリスタに関する。
触されたｎエミツタと、ｎベースが隣接しアノー
ドにより接触されたｐエミツタとを有する半導体
素体および半導体素体の界面に配置されMISトラ
ンジスタを介して制御可能のエミツタシヨート部
とを備え、各MISトランジスタがｎ（ｐ）エミツ
タ、ｐ（ｎ）ベースに挿入されこれと導電接続さ
れたｎ（ｐ）形の半導体領域およびｐ（ｎ）ベース
のゲートによつて被覆された区域を包含するよう
なサイリスタに関する。
この種類のサイリスタは西ドイツ国既特許出願
P31183549号明細書に記載されている。そのよう
なサイリスタの点弧は点弧電流インパルスのほか
に、そのパルスと時間的に一致するMIS構造に対
する制御電圧インパルスが必要である。
P31183549号明細書に記載されている。そのよう
なサイリスタの点弧は点弧電流インパルスのほか
に、そのパルスと時間的に一致するMIS構造に対
する制御電圧インパルスが必要である。
本発明は、点弧が点弧過程の間に必要なエミツ
タシヨート部の制御を含めて簡単なやり方で与え
られる点弧電流インパルスに由来するような最初
に挙げた種類のサイリスタを提供することを目的
とする。
タシヨート部の制御を含めて簡単なやり方で与え
られる点弧電流インパルスに由来するような最初
に挙げた種類のサイリスタを提供することを目的
とする。
この目的は、本発明によれば界面にｎ（ｐ）エ
ミツタの縁部領域、ｐ（ｎ）ベースに挿入され
MISトランジスタのゲートと接続された別のｎ
（ｐ）形の半導体領域およびその間に位置するｐ
（ｎ）ベースの部分区域を包含する横方向トラン
ジスタを備え、この部分区域が点弧電極を備えか
つMISトランジスタのゲートに正の電圧が印加可
能であることによつて達成される。
ミツタの縁部領域、ｐ（ｎ）ベースに挿入され
MISトランジスタのゲートと接続された別のｎ
（ｐ）形の半導体領域およびその間に位置するｐ
（ｎ）ベースの部分区域を包含する横方向トラン
ジスタを備え、この部分区域が点弧電極を備えか
つMISトランジスタのゲートに正の電圧が印加可
能であることによつて達成される。
本発明により得ることができる利点は、特に順
阻止状態でゲート容量に貯えられたエネルギーが
点弧のために引き出され、それによつて比較的僅
かな制御入力で点弧過程の呼び起こしに至ること
にある。
阻止状態でゲート容量に貯えられたエネルギーが
点弧のために引き出され、それによつて比較的僅
かな制御入力で点弧過程の呼び起こしに至ること
にある。
以下図を引用して本発明を詳細に発明する。
第１図に本発明により構成されたサイリスタを
示す。それは例えばシリコンのような単結晶半導
体材料からなる素体１を有し、その素体はｎ形層
２ａ，２ｂおよび４とｐ形層３および５を有す
る。二つの部分２ａおよび２ｂからなる層はｎエ
ミツタ、層３はｐベース、層４はｎベースそして
層５はｐエミツタとも呼ばれる。ｎエミツタの部
分２ａおよび２ｂは半導体素体１の界面６に、例
えばアルミニウムのような導電材料からなり、一
緒にサイリスタのカソードを形成する被覆７ａお
よび７ｂを備える。それらは端子Ｋと接続されて
いる。ｐエミツタ５には半導体素体の反対側の界
面８で、例えばアルミニウムのような導電材料か
らなるアノード９が接触している。アノード９は
端子Ａを備える。
示す。それは例えばシリコンのような単結晶半導
体材料からなる素体１を有し、その素体はｎ形層
２ａ，２ｂおよび４とｐ形層３および５を有す
る。二つの部分２ａおよび２ｂからなる層はｎエ
ミツタ、層３はｐベース、層４はｎベースそして
層５はｐエミツタとも呼ばれる。ｎエミツタの部
分２ａおよび２ｂは半導体素体１の界面６に、例
えばアルミニウムのような導電材料からなり、一
緒にサイリスタのカソードを形成する被覆７ａお
よび７ｂを備える。それらは端子Ｋと接続されて
いる。ｐエミツタ５には半導体素体の反対側の界
面８で、例えばアルミニウムのような導電材料か
らなるアノード９が接触している。アノード９は
端子Ａを備える。
ｎエミツタ２ａ，２ｂは第１図ではそれぞれ
MIS電界効果形トランジスタ、例えばＳ１，Ｄ
１，Ｇ１あるいはＳ２，Ｄ２，Ｇ２、界面６まで
延びるｐベース３の突出部KAおよび界面６上に
被着された金属化ブリツジＭから制御可能なエミ
ツタシヨート部SKを備えている。ｎエミツタ部
２ａのＳ１の符号を付した縁部側の区域はその場
合ソース領域となる。n+ドーピングされたドレ
イン領域Ｄ１および界面６の薄い電気絶縁層Ｓ
１によつて分離されると共に、導電材料からなり
端子Ｇと接続されたゲートＧ１が、MISトランジ
スタの導通状態において突出部KAからＭを介し
てｎエミツタ部分２ａへの低抵抗接続を生成する
ようにＳ１を補う。同様な方式で部分Ｓ２，Ｄ２
およびＧ２が、導通状態でKAとｎエミツタの部
分２ｂの間の低抵抗接続を生成する第二のMISト
ランジスタを形成する。金属化ブリツジＭはその
際突出部KAをドレイン領域Ｄ１およびＤ２と接
続する。
MIS電界効果形トランジスタ、例えばＳ１，Ｄ
１，Ｇ１あるいはＳ２，Ｄ２，Ｇ２、界面６まで
延びるｐベース３の突出部KAおよび界面６上に
被着された金属化ブリツジＭから制御可能なエミ
ツタシヨート部SKを備えている。ｎエミツタ部
２ａのＳ１の符号を付した縁部側の区域はその場
合ソース領域となる。n+ドーピングされたドレ
イン領域Ｄ１および界面６の薄い電気絶縁層Ｓ
１によつて分離されると共に、導電材料からなり
端子Ｇと接続されたゲートＧ１が、MISトランジ
スタの導通状態において突出部KAからＭを介し
てｎエミツタ部分２ａへの低抵抗接続を生成する
ようにＳ１を補う。同様な方式で部分Ｓ２，Ｄ２
およびＧ２が、導通状態でKAとｎエミツタの部
分２ｂの間の低抵抗接続を生成する第二のMISト
ランジスタを形成する。金属化ブリツジＭはその
際突出部KAをドレイン領域Ｄ１およびＤ２と接
続する。
第１図に示す制御可能のエミツタシヨート部
SKを含むサイリスタが軸１０に対し円対称に形
成されるならば、MIS構造は環状のｎエミツタ部
分２ａの外縁および環状のｎエミツタ部分２ｂの
内縁にそれぞれ接して位置する。この実施態様の
発展においてはそのようなMIS構造の複数を多数
の環状で同心のｎエミツタ部分がそれぞれ相互か
ら分離できることも当然である。しかしｎエミツ
タ部分２ａ，２ｂを条状に形成して条状MIS構造
により掩護することもできる（フインガ構造）。
さらに第１図に示す装置を、互いに分離されたｎ
エミツタ部分２ａおよび２ｂの代わりに、できる
だけ一様に分布された多数の開口部OFおよび
OF′を備えた連続したｎエミツタ２ａ，２ｂを用
意するように構成することもできる。この場合、
符合Ｄ１およびＤ２は軸１１に中心対称に形成さ
れた一つで同じ環状にn+ドーピングされたドレ
イン領域の異なる断面を示すだけにすぎない。Ｓ
１およびＳ２はその時は開口部OFを囲む一体の
ｎエミツタ２ａ，２ｂの同じ縁帯域の異なる断面
を意味する。制御可能のエミツタ短絡部SKの制
御とその動作原理はこの実施変形に影響されな
い。ゲート電圧、すなわちＧを介してＪ１および
Ｇ２に導かれる電圧がそれらＧ１，Ｇ２の下に位
置するｐベースの部分において相対的に零である
ならば、電界効果形トランジスタＳ１，Ｇ１，Ｄ
１およびＳ２，Ｇ２，Ｄ２は阻子状態であり、エ
ミツタシヨート部は遮断され、サイリスタは高い
点弧感度をもつ状態となる。。正のゲート電圧が
印加されると、エミツタシヨート部が働くように
接続され、サイリスタは誤点弧をせず、耐圧的に
も安定した状態に移される。MIS電界効果形トラ
ンジスタの制御のために、この電界効果形トラン
ジスタの制御端子Ｇは高抵抗の電流制限抵抗Ｒと
ダイオードＤ３を介してアノード端子Ａと接続さ
れている。このＧにはさらにｎエミツタ２ａの内
縁にきわめて近接して存在する別のn+ドーピン
グされた帯域１２の端子への接続が付加される。
ｎエミツタ２ａとｎドーピングされた帯域１２の
間で表面に出るｐベースの区域は金属被覆Ｚ１を
備えている。ｎエミツタ２ａの内縁、ｐベース３
のＺ１の下にある区域およびn+帯域１２は、npn
横方向トランジスタのエミツタ、ベースおよびコ
レクタをそれぞれ形成する。そこでアノード９に
正の電圧を印加するやいなや、この電圧は抵抗Ｒ
とダイオードを介して端子Ｇにも達し、サイリス
タが点弧感度のない状態に移されるように導く。
ゲートＧ１とＧ２のもつ容量への電圧は、その場
合高くとも領域１２とｐベース３の間のpn接合
のブレークダウン電圧、すなわち１０ないし２０
Ｖ程度になり得る。
SKを含むサイリスタが軸１０に対し円対称に形
成されるならば、MIS構造は環状のｎエミツタ部
分２ａの外縁および環状のｎエミツタ部分２ｂの
内縁にそれぞれ接して位置する。この実施態様の
発展においてはそのようなMIS構造の複数を多数
の環状で同心のｎエミツタ部分がそれぞれ相互か
ら分離できることも当然である。しかしｎエミツ
タ部分２ａ，２ｂを条状に形成して条状MIS構造
により掩護することもできる（フインガ構造）。
さらに第１図に示す装置を、互いに分離されたｎ
エミツタ部分２ａおよび２ｂの代わりに、できる
だけ一様に分布された多数の開口部OFおよび
OF′を備えた連続したｎエミツタ２ａ，２ｂを用
意するように構成することもできる。この場合、
符合Ｄ１およびＤ２は軸１１に中心対称に形成さ
れた一つで同じ環状にn+ドーピングされたドレ
イン領域の異なる断面を示すだけにすぎない。Ｓ
１およびＳ２はその時は開口部OFを囲む一体の
ｎエミツタ２ａ，２ｂの同じ縁帯域の異なる断面
を意味する。制御可能のエミツタ短絡部SKの制
御とその動作原理はこの実施変形に影響されな
い。ゲート電圧、すなわちＧを介してＪ１および
Ｇ２に導かれる電圧がそれらＧ１，Ｇ２の下に位
置するｐベースの部分において相対的に零である
ならば、電界効果形トランジスタＳ１，Ｇ１，Ｄ
１およびＳ２，Ｇ２，Ｄ２は阻子状態であり、エ
ミツタシヨート部は遮断され、サイリスタは高い
点弧感度をもつ状態となる。。正のゲート電圧が
印加されると、エミツタシヨート部が働くように
接続され、サイリスタは誤点弧をせず、耐圧的に
も安定した状態に移される。MIS電界効果形トラ
ンジスタの制御のために、この電界効果形トラン
ジスタの制御端子Ｇは高抵抗の電流制限抵抗Ｒと
ダイオードＤ３を介してアノード端子Ａと接続さ
れている。このＧにはさらにｎエミツタ２ａの内
縁にきわめて近接して存在する別のn+ドーピン
グされた帯域１２の端子への接続が付加される。
ｎエミツタ２ａとｎドーピングされた帯域１２の
間で表面に出るｐベースの区域は金属被覆Ｚ１を
備えている。ｎエミツタ２ａの内縁、ｐベース３
のＺ１の下にある区域およびn+帯域１２は、npn
横方向トランジスタのエミツタ、ベースおよびコ
レクタをそれぞれ形成する。そこでアノード９に
正の電圧を印加するやいなや、この電圧は抵抗Ｒ
とダイオードを介して端子Ｇにも達し、サイリス
タが点弧感度のない状態に移されるように導く。
ゲートＧ１とＧ２のもつ容量への電圧は、その場
合高くとも領域１２とｐベース３の間のpn接合
のブレークダウン電圧、すなわち１０ないし２０
Ｖ程度になり得る。
点弧を起こすためにサイリスタに点弧電極Ｚ１
と端子Ｚにおいて接続される点弧電流回路を介し
て正の点弧電流インパルスを導くと、これはnpn
トランジスタの導通を引き起こす。それによつて
ゲートＧ１およびＧ２の容量は放電し、その結果
MIS電界効果形トランジスタは阻子状態となり、
サイリスタを点弧感度をもつ状態に変換する。
MISトランジスタの比較的大きいゲート容量のた
め、その際付加的な点弧電流インパルスとして働
く強力な放電電流が流れる。外部コンデンサＣの
並列接続によつてこの付加的な点弧電流インパル
スはなお増大される。
と端子Ｚにおいて接続される点弧電流回路を介し
て正の点弧電流インパルスを導くと、これはnpn
トランジスタの導通を引き起こす。それによつて
ゲートＧ１およびＧ２の容量は放電し、その結果
MIS電界効果形トランジスタは阻子状態となり、
サイリスタを点弧感度をもつ状態に変換する。
MISトランジスタの比較的大きいゲート容量のた
め、その際付加的な点弧電流インパルスとして働
く強力な放電電流が流れる。外部コンデンサＣの
並列接続によつてこの付加的な点弧電流インパル
スはなお増大される。
MIS電界効果形トランジスタの作動電圧は、点
弧の後にアノード９に印加される順電圧がエミツ
タ短絡部を再び有効に接続するのに十分であるほ
ど、小さくなければならない。そのときだけサイ
リスタの遮断につづくＡに印加する正電圧の急上
昇において、サイリスタをdV／dt点弧から保護
する。
弧の後にアノード９に印加される順電圧がエミツ
タ短絡部を再び有効に接続するのに十分であるほ
ど、小さくなければならない。そのときだけサイ
リスタの遮断につづくＡに印加する正電圧の急上
昇において、サイリスタをdV／dt点弧から保護
する。
点弧電流インパルスＺ２をサイリスタが完全に
導通状態になる前に遮断すると、エミツタ短絡部
が直ちに有効になり、横方向への点弧の拡大を阻
止することができる。これはゲート容量（および
場合によつてはＣ）と充電抵抗Ｒから形成される
RC回路の時定数を点弧の全面への拡大時間より
大きく選定することによつて行うことができる。
導通状態になる前に遮断すると、エミツタ短絡部
が直ちに有効になり、横方向への点弧の拡大を阻
止することができる。これはゲート容量（および
場合によつてはＣ）と充電抵抗Ｒから形成される
RC回路の時定数を点弧の全面への拡大時間より
大きく選定することによつて行うことができる。
一般にサイリスタの順阻止状態にアノード９に
印加される電圧は前記の横方向npnトランジスタ
のブレークダウン電圧（10〜20V）よりかなり大
きく、そのことがサイリスタの望ましくない点弧
に導く。それ故抵抗Ｒは、アノード電圧を分圧し
てコレクタ１２−ベース３間ダイオードＤを介し
てカソードＫに流れる逆モレ電流がサイリスタの
点弧にもコレクタ−ベース間ダイオードＤの接合
破壊にも導かないほど小さくなるように選ばれ
る。
印加される電圧は前記の横方向npnトランジスタ
のブレークダウン電圧（10〜20V）よりかなり大
きく、そのことがサイリスタの望ましくない点弧
に導く。それ故抵抗Ｒは、アノード電圧を分圧し
てコレクタ１２−ベース３間ダイオードＤを介し
てカソードＫに流れる逆モレ電流がサイリスタの
点弧にもコレクタ−ベース間ダイオードＤの接合
破壊にも導かないほど小さくなるように選ばれ
る。
本発明の展開によれば、サイリスタのｐベース
３の縁部領域に、端子Ｇと接続されたn+ドーピ
ング領域１４を有する第二のダイオードＤ４が備
えられる。Ｄ４のブレークダウン電圧はコレクタ
−ベース間ダイオードＤのそれより低く選定され
る。従つてＤ４はＧ１およびＧ２に加わるゲート
電圧を制限する。回路の変形によりＤ４を外部ダ
イオードに置き換えてもよい。第１図に示された
装置の等価回路図が第２図に示されている。第２
図ではサイリスタTHは負荷抵抗RLを介してアノ
ード電圧源UAと接続されている。MIS電界効果
形トランジスタMSTは第１図のサイリスタのカ
ソード７ａ，７ｂとｐベース３の間に接続された
短絡部SKをあらわす。RBはエミツタ領域２ａの
内縁から第一の短絡構造までの、すなわち二方向
矢印１５に沿つてのＰベース層３間の径路（横方
向）抵抗を、CGはMIS電界効果形トランジスタ
MSTのゲート容量を、Ｒは充電抵抗を、そして
Ｄ３はそれを介して容量CGがサイリスタのアノ
ード電圧により充電されるダイオードをそれぞれ
意味する。Ｄ４はゲート電圧制限のための集積ダ
イオードまたは外部接続ダイオードである。TR
はnpn横方向トランジスタをあらわし、そのエミ
ツタはサイリスタエミツタの内側の縁部領域と一
致する。サイリスタの順阻止状態において、Ｋと
制御電極Ｚ１の電圧は、トランジスタTR中にも
サイリスタ中にも顕著な電子注入が起きないほど
僅かである。トランジスタTRのコレクタには、
コレクタ−ベース接合あるいはダイオードＤ４の
ブレークダウン電圧のうち、いずれか小さい方の
電圧が現れる。MIS電界効果形トランジスタ
MSTのゲート容量はこの電圧で充電されており、
MSTは従つて導通状態にある。サイリスタTH
の点弧のために、ｐベース３とnpnトランジスタ
TRのベースに点弧電流源Ｇから点弧電流インパ
ルスを導く。TRが通電すると、サイリスタTH
およびトランジスタTRに共通である端子Ｋを経
てゲート容量CGは放電される。CGの放電電流が
十分大きければ、ｎエミツタ部分２ａの内縁にお
いてサイリスタの点弧がはじまる。
３の縁部領域に、端子Ｇと接続されたn+ドーピ
ング領域１４を有する第二のダイオードＤ４が備
えられる。Ｄ４のブレークダウン電圧はコレクタ
−ベース間ダイオードＤのそれより低く選定され
る。従つてＤ４はＧ１およびＧ２に加わるゲート
電圧を制限する。回路の変形によりＤ４を外部ダ
イオードに置き換えてもよい。第１図に示された
装置の等価回路図が第２図に示されている。第２
図ではサイリスタTHは負荷抵抗RLを介してアノ
ード電圧源UAと接続されている。MIS電界効果
形トランジスタMSTは第１図のサイリスタのカ
ソード７ａ，７ｂとｐベース３の間に接続された
短絡部SKをあらわす。RBはエミツタ領域２ａの
内縁から第一の短絡構造までの、すなわち二方向
矢印１５に沿つてのＰベース層３間の径路（横方
向）抵抗を、CGはMIS電界効果形トランジスタ
MSTのゲート容量を、Ｒは充電抵抗を、そして
Ｄ３はそれを介して容量CGがサイリスタのアノ
ード電圧により充電されるダイオードをそれぞれ
意味する。Ｄ４はゲート電圧制限のための集積ダ
イオードまたは外部接続ダイオードである。TR
はnpn横方向トランジスタをあらわし、そのエミ
ツタはサイリスタエミツタの内側の縁部領域と一
致する。サイリスタの順阻止状態において、Ｋと
制御電極Ｚ１の電圧は、トランジスタTR中にも
サイリスタ中にも顕著な電子注入が起きないほど
僅かである。トランジスタTRのコレクタには、
コレクタ−ベース接合あるいはダイオードＤ４の
ブレークダウン電圧のうち、いずれか小さい方の
電圧が現れる。MIS電界効果形トランジスタ
MSTのゲート容量はこの電圧で充電されており、
MSTは従つて導通状態にある。サイリスタTH
の点弧のために、ｐベース３とnpnトランジスタ
TRのベースに点弧電流源Ｇから点弧電流インパ
ルスを導く。TRが通電すると、サイリスタTH
およびトランジスタTRに共通である端子Ｋを経
てゲート容量CGは放電される。CGの放電電流が
十分大きければ、ｎエミツタ部分２ａの内縁にお
いてサイリスタの点弧がはじまる。
CGの放電電流は点弧電流インパルスＺ２より
npnトランジスタTRの電流増幅係数βによる増
加だけ大きいから、電流増幅係数βが十分大きい
ななば、放電電流は小さい点弧電流に対して相対
的に大きくなり得る。それ故本発明においては集
積点弧電流増幅回路によつて行うことができ、そ
の場合点弧エネルギーは導通期間および阻止期間
の間アノード電圧源UAから供給され、点弧まで
MISトランジスタのゲート容量に貯えられる。
npnトランジスタTRの電流増幅係数βによる増
加だけ大きいから、電流増幅係数βが十分大きい
ななば、放電電流は小さい点弧電流に対して相対
的に大きくなり得る。それ故本発明においては集
積点弧電流増幅回路によつて行うことができ、そ
の場合点弧エネルギーは導通期間および阻止期間
の間アノード電圧源UAから供給され、点弧まで
MISトランジスタのゲート容量に貯えられる。
ここまで述べた実施形式から離れてＤ３および
Ｒからなる充電電流回路を、第１図に破線で示し
たようにカソードＫに対して接続される直流電圧
源UEで代用することができる。
Ｒからなる充電電流回路を、第１図に破線で示し
たようにカソードＫに対して接続される直流電圧
源UEで代用することができる。
さらにエミツタシヨート部SKならびに上述の
npn横方向トランジスタは上述から離れてｐエミ
ツタ５にも配置されていることができる。この回
路変形の説明のために、半導体領域の導電形をそ
れぞれ逆のものによつて置き換え、端子ＡとＫを
互いに交換しそして上述の電圧、電流をそれぞれ
逆の極性をもつて導くならば第１図を引用するこ
とできる。
npn横方向トランジスタは上述から離れてｐエミ
ツタ５にも配置されていることができる。この回
路変形の説明のために、半導体領域の導電形をそ
れぞれ逆のものによつて置き換え、端子ＡとＫを
互いに交換しそして上述の電圧、電流をそれぞれ
逆の極性をもつて導くならば第１図を引用するこ
とできる。
本発明によれば、点弧過程の間に必要なエミツ
タシヨート部の制御を含めて点弧を簡単な制御の
点弧電流インパルスで行うことができる。
タシヨート部の制御を含めて点弧を簡単な制御の
点弧電流インパルスで行うことができる。
第１図は本発明によるサイリスタの一実施例の
付加回路を含めた断面図、第２図は第１図に示す
サイリスタの等価回路図である。 １……半導体素体、２ａ，２ｂ……ｎエミツ
タ、３……ｐベース、６……半導体素体界面、７
ａ，７ｂ……カソード、９……アノード、１２，
１４……n+領域、MST……MISトランジスタ、
TR……横方向トランジスタ。
付加回路を含めた断面図、第２図は第１図に示す
サイリスタの等価回路図である。 １……半導体素体、２ａ，２ｂ……ｎエミツ
タ、３……ｐベース、６……半導体素体界面、７
ａ，７ｂ……カソード、９……アノード、１２，
１４……n+領域、MST……MISトランジスタ、
TR……横方向トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ Ｐベースが隣接しカソードにより接触された
ｎエミツタと、ｎベースが隣接しアノードにより
接触されたＰエミツタとを有する半導体素体およ
び半導体素体の界面に配置されMISトランジスタ
を介して制御可能のエミツタシヨート部を備え、
各MISトランジスタが、ｎ（ｐ）エミツタと、ｐ
（ｎ）ベース中に挿入されこれと導電接続された
ｎ（ｐ）形の半導体領域とゲートによつて被覆さ
れるｐ（ｎ）ベースの区域とを包含してなるもの
において、界面にｎ（ｐ）エミツタの縁部区域と、
Ｐ（ｎ）ベース中に挿入されMISトランジスタの
ゲートと接続された別のｎ（ｐ）形の半導体領域
と、およびその間に位置するｐ（ｎ）ベースの部
分区域とを包含する横方向トランジスタを備え、
該部分区域が点弧電極を備えかつMISトランジス
タのゲートがアノードの正電位と接続されたこと
を特徴とするサイリスタ。 ２ 特許請求の範囲第１項記載のサイリスタにお
いて、MISトランジスタのゲートが外部電圧源と
接続されたことを特徴とするサイリスタ。 ３ 特許請求の範囲第１項記載のサイリスタにお
いて、MISトランジスタのゲートがアノードとア
ノード電圧の分圧手段を介して接続されたことを
特徴とするサイリスタ。 ４ 特許請求の範囲第３項記載のサイリスタにお
いて、MISトランジスタのゲートが充電抵抗とダ
イオードの直列接続を介してアノードと接続され
たことを特徴とするサイリスタ。 ５ 特許請求の範囲第１項ないし第４項のいずれ
かに記載のサイリスタにおいて、MISトランジス
タのゲートがコンデンサを介してカソードと接続
されたことを特徴とするサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3138762.4 | 1981-09-29 | ||
| DE19813138762 DE3138762A1 (de) | 1981-09-29 | 1981-09-29 | Thyristor mit steuerbaren emitter-kurzschluessen und zuendverstaerkung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868977A JPS5868977A (ja) | 1983-04-25 |
| JPH0138386B2 true JPH0138386B2 (ja) | 1989-08-14 |
Family
ID=6142948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169445A Granted JPS5868977A (ja) | 1981-09-29 | 1982-09-28 | サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4509068A (ja) |
| EP (1) | EP0075719B1 (ja) |
| JP (1) | JPS5868977A (ja) |
| DE (1) | DE3138762A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3435550A1 (de) * | 1984-09-27 | 1986-04-03 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit erhoehter di/dt-festigkeit |
| JPS6188563A (ja) * | 1984-10-08 | 1986-05-06 | Toshiba Corp | 半導体スイツチ |
| JPS63181376A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
| DE2945347A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit hilfsemitterelektrode und verfahren zu seinem betrieb |
| DE2945366A1 (de) * | 1979-11-09 | 1981-05-14 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitter-kurzschluessen |
| DE2945324A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten |
| US4489340A (en) * | 1980-02-04 | 1984-12-18 | Nippon Telegraph & Telephone Public Corporation | PNPN Light sensitive semiconductor switch with phototransistor connected across inner base regions |
| DE3118354A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitterkurzschluessen und kurzschlussgebieten sowie verfahren zu seinem betrieb |
-
1981
- 1981-09-29 DE DE19813138762 patent/DE3138762A1/de not_active Withdrawn
-
1982
- 1982-08-18 EP EP82107549A patent/EP0075719B1/de not_active Expired
- 1982-08-30 US US06/413,122 patent/US4509068A/en not_active Expired - Fee Related
- 1982-09-28 JP JP57169445A patent/JPS5868977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0075719A3 (en) | 1984-06-13 |
| JPS5868977A (ja) | 1983-04-25 |
| US4509068A (en) | 1985-04-02 |
| DE3138762A1 (de) | 1983-04-14 |
| EP0075719B1 (de) | 1986-12-10 |
| EP0075719A2 (de) | 1983-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0280535B1 (en) | Conductivity-modulation metal oxide semiconductor field effect transistor | |
| USRE33209E (en) | Monolithic semiconductor switching device | |
| KR100239424B1 (ko) | 정전기 보호회로 | |
| JPH02185069A (ja) | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス | |
| JPH0752771B2 (ja) | 半導体装置 | |
| US3896476A (en) | Semiconductor switching device | |
| US4509089A (en) | Two-pole overcurrent protection device | |
| US3622845A (en) | Scr with amplified emitter gate | |
| JPS5933986B2 (ja) | 半導体装置 | |
| JPH0117268B2 (ja) | ||
| JP2946750B2 (ja) | 半導体装置 | |
| US5923055A (en) | Controllable semiconductor component | |
| EP0065346A2 (en) | Semiconductor switching device | |
| US4509069A (en) | Light triggerable thyristor with controllable emitter-short circuit and trigger amplification | |
| JPH0138386B2 (ja) | ||
| JP2601862B2 (ja) | アノードショート型導電変調ｍｏｓｆｅｔ | |
| US4502071A (en) | FET Controlled thyristor | |
| JPH0126549B2 (ja) | ||
| JPH0138380B2 (ja) | ||
| JPH09508497A (ja) | Ｍｏｓ制御形サイリスタ | |
| US5614737A (en) | MOS-controlled high-power thyristor | |
| JP2784458B2 (ja) | サージ防護素子 | |
| US4942443A (en) | Thyristor with auxiliary emitter electrode and short-circuit regions and method | |
| US3284680A (en) | Semiconductor switch | |
| JPH0312970A (ja) | 半導体装置 |