JPH02253649A - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレームInfo
- Publication number
- JPH02253649A JPH02253649A JP7538789A JP7538789A JPH02253649A JP H02253649 A JPH02253649 A JP H02253649A JP 7538789 A JP7538789 A JP 7538789A JP 7538789 A JP7538789 A JP 7538789A JP H02253649 A JPH02253649 A JP H02253649A
- Authority
- JP
- Japan
- Prior art keywords
- island
- semiconductor element
- lead frame
- semiconductor device
- die
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 230000000007 visual effect Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 5
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は樹脂封止型半導体装置のリード付は組立に彫１
られるリードフレームに関する。
られるリードフレームに関する。
第３図は一般的なリードフレームを示す平面図である。
第３図において、金属の薄板からプレスまたはエツチン
グにより作られるリードフレームは、吊りリード２によ
り上下のフレームの間に支持されたアイランド１を有し
、このアイランドｌの周囲を取囲むように多数のり−ド
３が配置されている。しかして、アイランドｌに半導体
素子を固着（ダイボンディング）後、この半導体素子の
電極とリード３の内端部との間を金属細線で接続し、リ
ード３の長さの途中で各リードを互いに連結しているタ
イバー４の内側の点線で示す樹脂封止範囲６内に樹脂を
充填し、タイバー４およびフレーム５などを切落して、
樹脂封止型半導体装置のリード付けおよび樹脂封止が完
了する。しかして、このようなリード付は組立の際のダ
イポンデイグ時に、アイランド１上への半導体素子ダイ
ボンディング位置初期設定においては、アイランドの周
縁と半導体素子の周縁との距離を目測にて判断し決定し
ていた。
グにより作られるリードフレームは、吊りリード２によ
り上下のフレームの間に支持されたアイランド１を有し
、このアイランドｌの周囲を取囲むように多数のり−ド
３が配置されている。しかして、アイランドｌに半導体
素子を固着（ダイボンディング）後、この半導体素子の
電極とリード３の内端部との間を金属細線で接続し、リ
ード３の長さの途中で各リードを互いに連結しているタ
イバー４の内側の点線で示す樹脂封止範囲６内に樹脂を
充填し、タイバー４およびフレーム５などを切落して、
樹脂封止型半導体装置のリード付けおよび樹脂封止が完
了する。しかして、このようなリード付は組立の際のダ
イポンデイグ時に、アイランド１上への半導体素子ダイ
ボンディング位置初期設定においては、アイランドの周
縁と半導体素子の周縁との距離を目測にて判断し決定し
ていた。
上述した従来の技術では、リードフレームアイランドサ
イズに比べ半導体素子サイズが極端に小さい場合、ダイ
ボンディング位置の初期設定において、作業者による目
測のバラツキが大となる欠点がある。
イズに比べ半導体素子サイズが極端に小さい場合、ダイ
ボンディング位置の初期設定において、作業者による目
測のバラツキが大となる欠点がある。
上記課題に対し本発明の樹脂封止型半導体装置用リード
フレームは、アイランド表面に、ダイボンディングされ
る半導体素子のポンディング位置決め用のマーク付けを
している。
フレームは、アイランド表面に、ダイボンディングされ
る半導体素子のポンディング位置決め用のマーク付けを
している。
つぎに本発明を実施例により説明する。
第１図（ａ）は本発明の一実施例のアイランド部分のみ
を示す平面図である。第１図（ａ）において、アイラン
ド１の４つの周辺端から等間隔にそれぞれの辺に平行な
、半導体素子ポンディング位置決め用の６本の部分的直
線マーク７が付けられている。
を示す平面図である。第１図（ａ）において、アイラン
ド１の４つの周辺端から等間隔にそれぞれの辺に平行な
、半導体素子ポンディング位置決め用の６本の部分的直
線マーク７が付けられている。
第１図（ｂ）は同図（ａ）のアイランドに半導体素子を
ボンディングした状態を示す平面図であり、図において
、半導体素子１１は、それの周縁がアイランドｌの周縁
から同じ本数のマーク直線７が見えるように位置させる
ことにより、アイランド１の中心部に正確に位置決めさ
れてダイボンディングされる。
ボンディングした状態を示す平面図であり、図において
、半導体素子１１は、それの周縁がアイランドｌの周縁
から同じ本数のマーク直線７が見えるように位置させる
ことにより、アイランド１の中心部に正確に位置決めさ
れてダイボンディングされる。
第２図（ａ）は本発明の第２の実施例のアイランド部分
を示す平面図である。第２図（ａ）においては、アイラ
ンド１の四つの角に沿って、等間隔の距離を置いてそれ
ぞれ６重に四角形の角の部分だけを表示したマーク８が
付けられている。本実施例では、第１図の実施例に比べ
、半導体素子の回転方向の位置ズレに対して若干高い位
置精度が得られる効果がある。
を示す平面図である。第２図（ａ）においては、アイラ
ンド１の四つの角に沿って、等間隔の距離を置いてそれ
ぞれ６重に四角形の角の部分だけを表示したマーク８が
付けられている。本実施例では、第１図の実施例に比べ
、半導体素子の回転方向の位置ズレに対して若干高い位
置精度が得られる効果がある。
テ講・、上記のマークの入れ方については、プレス加工
やエツチングによる刻印、または貫通孔、あるいは捺印
による印字などの方法が用いられる。
やエツチングによる刻印、または貫通孔、あるいは捺印
による印字などの方法が用いられる。
以上説明したように本発明は、リードフレームアイラン
ド表面にマークを付けることにより、半導体素子のダイ
ボンディング位置の初期設定時における作業者間の設定
バラツキを低減させる効果がある。特に、リードフレー
ムの共用化を進める場合等、半導体素子サイズがアイラ
ンドサイズより極端に小さい場合に大きな効果が期待出
来る。
ド表面にマークを付けることにより、半導体素子のダイ
ボンディング位置の初期設定時における作業者間の設定
バラツキを低減させる効果がある。特に、リードフレー
ムの共用化を進める場合等、半導体素子サイズがアイラ
ンドサイズより極端に小さい場合に大きな効果が期待出
来る。
このダイボンディング位置精度が向上する事により、ワ
イヤポンデイグ時のワイヤ長バラツキも低減する事が出
来、安定したワイヤボンディングが行なえる効果が有る
。
イヤポンデイグ時のワイヤ長バラツキも低減する事が出
来、安定したワイヤボンディングが行なえる効果が有る
。
６・・・・・・樹脂範囲、７，８・・・・・・位置決め
マーク、１１・・・・・・半導体素子。
マーク、１１・・・・・・半導体素子。
Claims (1)
- 半導体素子をダイボンディングするアイランドとこのア
イランドを取囲むように配置された多数のリードとを有
する半導体装置用リードフレームにおいて、前記アイラ
ンドのダイボンディング面に、前記ダイボンディングさ
れる半導体素子のボンディング位置決めに用いられるマ
ークが付けられていることを特徴とする半導体装置用リ
ードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7538789A JPH02253649A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7538789A JPH02253649A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253649A true JPH02253649A (ja) | 1990-10-12 |
Family
ID=13574732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7538789A Pending JPH02253649A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253649A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012253390A (ja) * | 2012-09-24 | 2012-12-20 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2013138263A (ja) * | 2013-04-08 | 2013-07-11 | Renesas Electronics Corp | 樹脂封止型半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367260B2 (ja) * | 1980-09-16 | 1988-12-23 | Toppan Printing Co Ltd |
-
1989
- 1989-03-27 JP JP7538789A patent/JPH02253649A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367260B2 (ja) * | 1980-09-16 | 1988-12-23 | Toppan Printing Co Ltd |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012253390A (ja) * | 2012-09-24 | 2012-12-20 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2013138263A (ja) * | 2013-04-08 | 2013-07-11 | Renesas Electronics Corp | 樹脂封止型半導体装置の製造方法 |
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