JPH02240966A - 圧力接触半導体素子 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、パワーエレクトロニクスの分野に関し、特に
圧力接触パワー半導体素子に関する。
圧力接触パワー半導体素子に関する。
この素子は、
a) アノード側とカソード側とのある基板と、b)該
基板内の、該アノード側と該カソード側との間の、異っ
てドーピングされた一連の層と、C) 該基板のアノー
ド側上のアノード電極と、d) 該基板のカソード側上
のカソード電極と、e)該基板のカソード側を押圧する
カソード側圧縮板と、 f) 該基板のアノード側を押圧するアノード側圧縮板
とから成る。
基板内の、該アノード側と該カソード側との間の、異っ
てドーピングされた一連の層と、C) 該基板のアノー
ド側上のアノード電極と、d) 該基板のカソード側上
のカソード電極と、e)該基板のカソード側を押圧する
カソード側圧縮板と、 f) 該基板のアノード側を押圧するアノード側圧縮板
とから成る。
この様な素子は、例えばEP−A I−0254910
から、GTOサイリスタの形で知られている。
から、GTOサイリスタの形で知られている。
(従来技術とその問題点)
Siと、対応する電極の金属との膨張率が異なるので、
大面積パワー半導体素子(直径>20ts)は最早この
電極に直接はんだ付けすることは出来ない。
大面積パワー半導体素子(直径>20ts)は最早この
電極に直接はんだ付けすることは出来ない。
それゆえ、斯かる素子の接点付けは、従来、2種類の方
法、即ち、 合金接触、及び 直接圧力接触(浮動シリコン) でなされていた。
法、即ち、 合金接触、及び 直接圧力接触(浮動シリコン) でなされていた。
合金接触法では(これについては例えばEPA2−0
146 928を参照せよ)、素子は一方の側で、好ま
しくは未構造化アノードのある側でMo板に合金化され
るので、良好な熱的・電気的接触が得られる。
146 928を参照せよ)、素子は一方の側で、好ま
しくは未構造化アノードのある側でMo板に合金化され
るので、良好な熱的・電気的接触が得られる。
しかし、処理温度が高い(>600℃)ので、接続は素
子の製造前になされなければならない。
子の製造前になされなければならない。
また、固有の機械的応力に起因してSi −Mo系に相
当の反りが生じるので、特に合金接点材の、微細構造を
持った素子(GTOサイリスタ及びFCTh)の製造は
困難である。
当の反りが生じるので、特に合金接点材の、微細構造を
持った素子(GTOサイリスタ及びFCTh)の製造は
困難である。
直接圧力接触(冒頭に引用した文献を見よ)の場合には
、初めに素子を製造し、次にそれを2枚の圧線板(普通
はMo板)の間で押圧することによって、前記の困難を
避けることが出来る。これには、平坦性、?lo板の表
面の質、及びクランピングに大きな要件が課される。よ
って、どんな予防措置を施しても、特にストレスが連続
的にかかり(交番荷重)、素子にクランピングが繰り返
し加えられるときには、素子の破壊につながりかねない
接触問題が生じる可能性がある。
、初めに素子を製造し、次にそれを2枚の圧線板(普通
はMo板)の間で押圧することによって、前記の困難を
避けることが出来る。これには、平坦性、?lo板の表
面の質、及びクランピングに大きな要件が課される。よ
って、どんな予防措置を施しても、特にストレスが連続
的にかかり(交番荷重)、素子にクランピングが繰り返
し加えられるときには、素子の破壊につながりかねない
接触問題が生じる可能性がある。
(発明の概要)
従って、本発明の目的は、特に可変荷重下で信顧性の高
い新規な圧力接触パワー半導体素子を提供することであ
る。この目的は、前述の種類の素子の場合、 g)圧縮板の少なくとも一つと関連する電極との間に金
属箔を配置し、 h)該金属箔を、その全面にわたって、随伴する電極に
はんだ付けすることにより達成される。
い新規な圧力接触パワー半導体素子を提供することであ
る。この目的は、前述の種類の素子の場合、 g)圧縮板の少なくとも一つと関連する電極との間に金
属箔を配置し、 h)該金属箔を、その全面にわたって、随伴する電極に
はんだ付けすることにより達成される。
本発明の要旨は、圧縮板の少な(とも一つと基板との間
の薄い、はんだ付けされた金属箔により均一な圧力分布
を達成すると同時に熱的及び電気的接触を改善すること
にある。
の薄い、はんだ付けされた金属箔により均一な圧力分布
を達成すると同時に熱的及び電気的接触を改善すること
にある。
第1の模範的実施例は、該金属箔が、その全面に分布し
た多数の穴を持った細かいスクリーンから成ることを特
徴とする。
た多数の穴を持った細かいスクリーンから成ることを特
徴とする。
該金属箔のスクリーン構造により、はんだ付は中に空洞
が防止され、基板と箔との間の熱応力が減少する。別の
模範的実施例は、 a) 該金属箔は、大部分は、Cus Mo及び三価金
属系列から選ばれた金属から成り、 b)該金属箔の厚みが1/1(1mの数倍であることを
特徴とする。
が防止され、基板と箔との間の熱応力が減少する。別の
模範的実施例は、 a) 該金属箔は、大部分は、Cus Mo及び三価金
属系列から選ばれた金属から成り、 b)該金属箔の厚みが1/1(1mの数倍であることを
特徴とする。
はんだ付けされた金属箔は、高度に構造化されたカソー
ド側(カソードフィンガー)を持った素子の場合に、即
ち、GTOサイリスタ又は電界制御サイリスタ(FCT
h)の場合に特に有益である。
ド側(カソードフィンガー)を持った素子の場合に、即
ち、GTOサイリスタ又は電界制御サイリスタ(FCT
h)の場合に特に有益である。
他の模範的実施例は、従属請求項に記載されている。
次に、図面を参照して本発明の詳細な説明する。
(実施例)
以下、一般性をそこなわずに、本発明の圧力接点システ
ムについて、大面積パワーFCThを例として説明する
。他の大面積半導体素子、例えばGTOsその他の普通
のサイリスタ、トランジ不夕又はダイオードにも本発明
を適用できることは自明である。
ムについて、大面積パワーFCThを例として説明する
。他の大面積半導体素子、例えばGTOsその他の普通
のサイリスタ、トランジ不夕又はダイオードにも本発明
を適用できることは自明である。
第1図に、現在の技術水準のFCThの構造の部分斜視
図が示されている。
図が示されている。
FCThは、軽くn型にドーピングされたSiの基板l
を有し、そのアノード側(下側)にはp+にドーピング
されたアノード層8があり、これに金属アノード接点9
が付されている。また、アノード層8の上に他のn型に
ドーピングされたバッファー層7を設けることも出来る
。
を有し、そのアノード側(下側)にはp+にドーピング
されたアノード層8があり、これに金属アノード接点9
が付されている。また、アノード層8の上に他のn型に
ドーピングされたバッファー層7を設けることも出来る
。
基板lの(上側)カソード側には、多数の細長いカソー
ドフィンガー15が設けられていて、これは、より深部
に位置するゲートレベルGEから突出している。カソー
ドフィンガー15内で、n−型ドーピングされた基板材
料哄、隣接するp型にドーピングされたゲート91域6
と共に電界効果制御される縦方向チャネルを形成してい
るが、その動作は文献から充分に周知されているので、
ここには記述しない。
ドフィンガー15が設けられていて、これは、より深部
に位置するゲートレベルGEから突出している。カソー
ドフィンガー15内で、n−型ドーピングされた基板材
料哄、隣接するp型にドーピングされたゲート91域6
と共に電界効果制御される縦方向チャネルを形成してい
るが、その動作は文献から充分に周知されているので、
ここには記述しない。
カソードフィンガー15は、カソードメタライゼーショ
ン3を介してカソード電極2に接続されている。ゲート
領域6は、ゲートレベルGE内のゲートメタライゼーシ
ョン5を介してゲート電極lOと連絡している。
ン3を介してカソード電極2に接続されている。ゲート
領域6は、ゲートレベルGE内のゲートメタライゼーシ
ョン5を介してゲート電極lOと連絡している。
カソード電極2及びゲート電極10は、ゲートメタライ
ゼーション5と同様に、バンシベーション層1)によっ
て互いに電気的に分離されている。絶縁耐力を高めるた
めに、トレンチの形のエツジ終端12が素子の縁端に設
けられている。
ゼーション5と同様に、バンシベーション層1)によっ
て互いに電気的に分離されている。絶縁耐力を高めるた
めに、トレンチの形のエツジ終端12が素子の縁端に設
けられている。
FCTh素子は、第1図に示されている様に、各々50
個のカソードフィンガーの例えば2本の並行な列から成
り、割合に低パワーのサイリスタ素子を形成することが
出来る。
個のカソードフィンガーの例えば2本の並行な列から成
り、割合に低パワーのサイリスタ素子を形成することが
出来る。
この様なサイリスタ素子を割合に大きな基板上に多数平
行に並列させて集積することにより、大面積大パワーF
CThを作ることが出来る。
行に並列させて集積することにより、大面積大パワーF
CThを作ることが出来る。
本発明を説明するために、斯かるFCThの横構造を第
2図に示す、この例において基板lは、23X23m”
の表面積上に各々5個の素子から成る4列の20個のサ
イリスタ素子13を有し、これらはそれぞれ2×50個
のカソードフィンガー15を有し、約3Inのエツジ長
さを有する。
2図に示す、この例において基板lは、23X23m”
の表面積上に各々5個の素子から成る4列の20個のサ
イリスタ素子13を有し、これらはそれぞれ2×50個
のカソードフィンガー15を有し、約3Inのエツジ長
さを有する。
各サイリスタ素子13は第1図の内部構造を持っていて
、それ自身のカソード電極2を備えている。
、それ自身のカソード電極2を備えている。
サイリスタ素子13の2列の間に細長いゲート電極14
が配置され、該電極は隣接するサイリスタ素子のゲート
メタライゼーシッンと接触している。
が配置され、該電極は隣接するサイリスタ素子のゲート
メタライゼーシッンと接触している。
第2図のFCThの取付けと接触とは、本発明の好適な
実施例について第5図に示されている方法によりなされ
る。
実施例について第5図に示されている方法によりなされ
る。
共通のアノード電極をアノード側に、各サイリスタ素子
の個々のカソード電極2をカソード側に有する大面積基
板lは、2枚の圧縮板19.20の間にクランプされ、
図示の矢印の方向の圧力を受ける。
の個々のカソード電極2をカソード側に有する大面積基
板lは、2枚の圧縮板19.20の間にクランプされ、
図示の矢印の方向の圧力を受ける。
第5図に示されている実施例の場合、アノード側圧縮板
20はアノード電極9の全面を直接押圧して基板1との
電気的及び熱的接続を生じさせる。
20はアノード電極9の全面を直接押圧して基板1との
電気的及び熱的接続を生じさせる。
一方、カソード側圧縮板19はカソード電極2を直接に
は押圧せずに、金属箔17を押圧する。この金属箔は、
圧縮板19とカソード電極2との間に配置され、その全
面にわたってカソード電極にはんだ付けされている。
は押圧せずに、金属箔17を押圧する。この金属箔は、
圧縮板19とカソード電極2との間に配置され、その全
面にわたってカソード電極にはんだ付けされている。
サイリスタ素子の列の間に、より深くに位置するゲート
電極14も、接続の目的で金属箔21にはんだ付けされ
ており、その厚みは、それとカソード側圧縮板19との
間に充分な間隔が生じるように選択されている。
電極14も、接続の目的で金属箔21にはんだ付けされ
ており、その厚みは、それとカソード側圧縮板19との
間に充分な間隔が生じるように選択されている。
第5図の構成は、全体として、はんだ−圧力・複合電極
を表す。
を表す。
はんだ付けされた金属箔17により、カソード側のサイ
リスタ素子は先ず全て確実に且つクランピング圧力とは
独立に相互に接続される。それ自体としては知られてい
る直接圧力接触で接点システムにされるのは、基板1と
はんだ付けされた金属箔17とから成るサンドインチだ
けである。
リスタ素子は先ず全て確実に且つクランピング圧力とは
独立に相互に接続される。それ自体としては知られてい
る直接圧力接触で接点システムにされるのは、基板1と
はんだ付けされた金属箔17とから成るサンドインチだ
けである。
従って、通常の直接圧力接触(はんだ付は金属箔無し)
で生じるような接触不良は実際上解消され、接触圧が相
当低くても素子は満足な性質を示す。著しく小さなりラ
ンプ力で信幀性を著しく高めることが出来る。
で生じるような接触不良は実際上解消され、接触圧が相
当低くても素子は満足な性質を示す。著しく小さなりラ
ンプ力で信幀性を著しく高めることが出来る。
金属箔17のカソード電極2への大面積はんだ付けに関
して幾つかの点に注意するべきである。
して幾つかの点に注意するべきである。
薄い金属箔が膨張継手を持ち、且つ、はんだ付は時のガ
ス捕獲を防止するために穴を備えているならば、斯かる
大面積素子をこの様な薄い金属箔と確実にはんだ付けす
ることが出来る。
ス捕獲を防止するために穴を備えているならば、斯かる
大面積素子をこの様な薄い金属箔と確実にはんだ付けす
ることが出来る。
一方、普通のはんだ層は圧力接触パワー半導体に生じる
作動条件、即ち、高圧(8N/am”に及ぶ)及び高温
(125℃以上に及ぶ)、の下で既に本質的に安定であ
る。その上、はんだ継手の大きさを慎重に減少させるこ
とにより、加圧下でのはんだの流れを一層減少させるこ
とが出来る。
作動条件、即ち、高圧(8N/am”に及ぶ)及び高温
(125℃以上に及ぶ)、の下で既に本質的に安定であ
る。その上、はんだ継手の大きさを慎重に減少させるこ
とにより、加圧下でのはんだの流れを一層減少させるこ
とが出来る。
はんだ付は時の空洞を防止し且つSi基板と金属箔との
間の熱応力を減少させるために、表面に幅Bで長さしの
多数のスクリーン穴18が分布している細かなスクリー
ン(第3図及び第4図)として金属箔を(例えば適当な
エツチングにより)形成するのが好ましい。同時に、ス
クリーン構造により、はんだ付けを簡単に目視検査する
ことが出来る。
間の熱応力を減少させるために、表面に幅Bで長さしの
多数のスクリーン穴18が分布している細かなスクリー
ン(第3図及び第4図)として金属箔を(例えば適当な
エツチングにより)形成するのが好ましい。同時に、ス
クリーン構造により、はんだ付けを簡単に目視検査する
ことが出来る。
この様な構造を持った金属箔をはんだ付は処理中にSi
基板に押しつけると1、はんだはスクリーン穴18に流
入しなければならない、はんだの質、スクリーン状金属
箔の網目幅及び厚みdを適宜選択することにより、その
後のはんだの漏れを防止することが出来るので、箔とS
i基板との間に最小限のはんだ継手が得られると共に、
スクリーン穴18の縁端にはんだ接合が得られ、外面の
最適の平面平行性が得られる。その時、圧力接触の圧力
は最早はんだに作用せず、箔からSi基板へ殆ど直接に
伝えられる。
基板に押しつけると1、はんだはスクリーン穴18に流
入しなければならない、はんだの質、スクリーン状金属
箔の網目幅及び厚みdを適宜選択することにより、その
後のはんだの漏れを防止することが出来るので、箔とS
i基板との間に最小限のはんだ継手が得られると共に、
スクリーン穴18の縁端にはんだ接合が得られ、外面の
最適の平面平行性が得られる。その時、圧力接触の圧力
は最早はんだに作用せず、箔からSi基板へ殆ど直接に
伝えられる。
スクリーン状金属箔が使用されるときは、はんだペース
トを使っても、該ペーストからの放出ガスが空洞を生じ
させることはないので、はんだペーストを使うことが出
来る。シルクスクリーン印刷によりはんだペーストをS
i基板に付ければ、特に別々の接合部が一方の面(例え
ばゲート、カソード)にある時には、はんだ箔及び接点
材料の複雑な位置決めは不要である。
トを使っても、該ペーストからの放出ガスが空洞を生じ
させることはないので、はんだペーストを使うことが出
来る。シルクスクリーン印刷によりはんだペーストをS
i基板に付ければ、特に別々の接合部が一方の面(例え
ばゲート、カソード)にある時には、はんだ箔及び接点
材料の複雑な位置決めは不要である。
第3図において、本発明の好適な模範的実施例について
スクリーン状金属箔17を第2図の基板のカソード側に
付ける方法が示されている。金属箔17は、枠16を備
えていて例えば穴開けされている箔形状の一部である。
スクリーン状金属箔17を第2図の基板のカソード側に
付ける方法が示されている。金属箔17は、枠16を備
えていて例えば穴開けされている箔形状の一部である。
金属箔17は接続突起22を介して枠16に接続され、
これによりはんだ付けのために正しく位置決めされる。
これによりはんだ付けのために正しく位置決めされる。
はんだ付けにより、各列中の5個のサイリスタ素子13
はそれぞれ金属箔17によりカソード側で互いに接続さ
れる。接続突起22は、はんだ付は後に除去することが
出来る。
はそれぞれ金属箔17によりカソード側で互いに接続さ
れる。接続突起22は、はんだ付は後に除去することが
出来る。
第3図において、Aは第4図に拡大図示されている部分
を指し、特に金属箔17のスクリーン穴18を示す。第
4図の模範的実施例において、スクリーン穴18は長さ
L(例えば、L = 0.6龍)で幅B(例えば、B=
0.2+n)の矩形のスロットとして実現されている。
を指し、特に金属箔17のスクリーン穴18を示す。第
4図の模範的実施例において、スクリーン穴18は長さ
L(例えば、L = 0.6龍)で幅B(例えば、B=
0.2+n)の矩形のスロットとして実現されている。
第2図ないし第4図を比較すれば明らかであるように、
矩形のスクリーン穴18はカソードフィンガー15に対
して直角に配置されている。従って、幅Bはカソードフ
ィンガー15の長さより小さくなる様に好適に選択され
ている。よって、FCTh (又はGTO)の高度の構
造を持ったカソード側に最適の圧力分布及び接触閉塞と
が得られる。
矩形のスクリーン穴18はカソードフィンガー15に対
して直角に配置されている。従って、幅Bはカソードフ
ィンガー15の長さより小さくなる様に好適に選択され
ている。よって、FCTh (又はGTO)の高度の構
造を持ったカソード側に最適の圧力分布及び接触閉塞と
が得られる。
金属箔17は好ましくは、主として、C1)% MO及
び三価金属系列から選択された金属から成る。その時、
その厚みdは1/10mmの数倍、より正確には約0.
21)である。特に良好であると分かった金属箔17は
主としてCuから成り、Cr5Nt及びAuの一連の層
と共にはんだ側にコーティングされる。
び三価金属系列から選択された金属から成る。その時、
その厚みdは1/10mmの数倍、より正確には約0.
21)である。特に良好であると分かった金属箔17は
主としてCuから成り、Cr5Nt及びAuの一連の層
と共にはんだ側にコーティングされる。
はんだについては、Pb−Inはんだが好適であること
が分かった。このはんだは、pb酸成分おかげで交番荷
重下で良好な性能を示し、In成分のおかげで容易には
んだ付けすることが出来る。
が分かった。このはんだは、pb酸成分おかげで交番荷
重下で良好な性能を示し、In成分のおかげで容易には
んだ付けすることが出来る。
両面に金属箔を使用することにより、はんだ付は時に生
じる反りを最小限にすることが出来る。必要ならば機械
的に再加工(研削、研磨)することも出来るサンドイン
チが形成される。研磨された圧縮板19.20を使うと
きには、基板lと圧縮板との間の熱伝送を改善されるこ
とを期待することが出来る。
じる反りを最小限にすることが出来る。必要ならば機械
的に再加工(研削、研磨)することも出来るサンドイン
チが形成される。研磨された圧縮板19.20を使うと
きには、基板lと圧縮板との間の熱伝送を改善されるこ
とを期待することが出来る。
更に、二つの滑り要素、即ち、はんだ付は箔及び圧縮板
のために減摩特性を向上させる材料及び/又は表面処理
を選べば、交番荷重下で生じる剪断力を大幅に防止する
ことが出来る。斯くして信幀性が大幅に向上する。
のために減摩特性を向上させる材料及び/又は表面処理
を選べば、交番荷重下で生じる剪断力を大幅に防止する
ことが出来る。斯くして信幀性が大幅に向上する。
結局、本発明により大面積パワー半導体素子の接触性が
向上し、これにより交番荷重下での素子の挙動が向上す
る。
向上し、これにより交番荷重下での素子の挙動が向上す
る。
明らかに、以上の記述から本発明の色々な一部修正形、
別形が可能となる。従って、請求項記載の範囲内で、こ
こに記載した以外の態様で本発明を実施することが出来
る。
別形が可能となる。従って、請求項記載の範囲内で、こ
こに記載した以外の態様で本発明を実施することが出来
る。
第1図は、現状の技術によるFCThの構造の部分斜視
図である。 第2図は、第1図のサイリスタ素子複数個から成るパワ
ーFCThの好適な横構造を示す。 第3図は、本発明の好適な模範的実施例による、第2図
のFCThのカソード接触に使用される金属箔を示す。 第4図は、第3図の金属箔のスクリーン構造の一部を示
す。 第5図は、第2図の素子と第3図のカソード側金属箔と
を持った仕上げられた圧力接触構造の断面を示す。 1・・・基板、 2・・・カソード電極、 3・・・カソードメタライゼーション、4・・・オキサ
イド層、 5・・・ゲートメタライゼーション、 6・・・ゲート領域、 7・・・バッファー層、 8・ ・ ・アノード層、 9・・・アノード電極、 10・・・ゲート電極、 1)・・・パッシベーション層、 12・・・エッヂ終端、 13・・・サイリスタ素子、 14・・・ゲート電極、 15T・・カソードフィンガー 16・・・枠、 17・・・金属箔、 18 ・ l 9 ・ 20 ・ 21 ・ 22 ・ ・スクリーン穴、 ・圧縮板(カソード側)、 ・圧縮板(アノード側)、 ・金属箔(ゲート電極)、 ・接続突起。
図である。 第2図は、第1図のサイリスタ素子複数個から成るパワ
ーFCThの好適な横構造を示す。 第3図は、本発明の好適な模範的実施例による、第2図
のFCThのカソード接触に使用される金属箔を示す。 第4図は、第3図の金属箔のスクリーン構造の一部を示
す。 第5図は、第2図の素子と第3図のカソード側金属箔と
を持った仕上げられた圧力接触構造の断面を示す。 1・・・基板、 2・・・カソード電極、 3・・・カソードメタライゼーション、4・・・オキサ
イド層、 5・・・ゲートメタライゼーション、 6・・・ゲート領域、 7・・・バッファー層、 8・ ・ ・アノード層、 9・・・アノード電極、 10・・・ゲート電極、 1)・・・パッシベーション層、 12・・・エッヂ終端、 13・・・サイリスタ素子、 14・・・ゲート電極、 15T・・カソードフィンガー 16・・・枠、 17・・・金属箔、 18 ・ l 9 ・ 20 ・ 21 ・ 22 ・ ・スクリーン穴、 ・圧縮板(カソード側)、 ・圧縮板(アノード側)、 ・金属箔(ゲート電極)、 ・接続突起。
Claims (10)
- (1)a)アノード側とカソード側とのある基板(1)
と b)該基板(1)内の、該アノード側と該カソード側と
の間の、異ってドーピングされた一連の層と、 c)該基板(1)のアノード側上のアノード電極(9)
と、 d)該基板(1)のカソード側上のカソード電極(2)
と、 e)該基板(1)のカソード側を押圧するカソード側圧
縮板(19)と、 f)該基板(1)のアノード側を押圧するアノード側圧
縮板(20)とから成る圧力接触パワー半導体素子であ
って、 g)圧縮板(19、20)の少なくとも一つと関連する
電極(2、9)との間に金属箔(17)を配置し、 h)該金属箔(17)を、その全面にわたって、関連す
る電極(2、9)にはんだ付けしたことを特徴とする半
導体素子。 - (2)該金属箔(17)は、多数のスクリーン穴(18
)がその表面に分布している細かいスクリーンから成る
ことを特徴とする請求項(1)に記載の半導体素子。 - (3)a)該金属箔(17)は主としてCu、Mo及び
三価金属系列から選択された金属から成り、b)該金属
箔(17)の厚み(d)は1/10mmの数倍であるこ
とを特徴とする請求項(1)に記載の半導体素子。 - (4)該金属箔(17)の厚み(d)は約0.2mmで
あることを特徴とする請求項(3)に記載の半導体素子
。 - (5)a)該金属箔(17)は主としてCuから成り、
b)Cr、Ni及びAuの一連の層と共にはんだ側にコ
ーティングされることを特徴とする請求項(3)に記載
の半導体素子。 - (6)a)該基板(1)の不同にドーピングされた一連
の層はFCThを形成し、 b)該カソード側のFCThは、深くに位置するゲート
レベル(GE)から突出する多数の細長いカソードフィ
ンガー(15)を有し、c)少なくとも該カソード側圧
縮板(19)とカソード電極(2)との間に、金属箔(
17)が配置されていることを特徴とする請求項(1)
に記載の半導体素子。 - (7)a)該金属箔(17)は、該カソードフィンガー
(15)に直角に伸びる矩形のスクリーン穴(18)を
有し、 b)該スクリーン穴(18)の幅(B)は該カソードフ
ィンガー(15)の長さより小さいことを特徴とする請
求項(6)に記載の半導体素子。 - (8)a)該基板(1)の該一連のドーピングされた層
はGTOサイリスタを形成し、 b)該GTOサイリスタは、カソード側に、より深くに
位置するゲートレベル(GE)から突出する多数の細長
いカソードフィンガー(15)を有し、 c)少なくとも該カソード側圧縮板(19)と該カソー
ド電極(2)との間に金属箔(17)が配置されている
ことを特徴とする請求項(1)に記載の半導体素子。 - (9)a)該金属箔(17)は該カソードフィンガー(
15)に対して直角に伸びる矩形スクリーン穴(18)
を有し、 b)該スクリーン穴(18)の幅(B)は該カソードフ
ィンガー(15)の長さより小さいことを特徴とする請
求項(8)に記載の半導体素子。 - (10)はんだとしてPb−Inはんだが使用されてい
ることを特徴とする請求項(1)に記載の半導体素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH35889 | 1989-02-02 | ||
CH358/89-1 | 1989-02-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02240966A true JPH02240966A (ja) | 1990-09-25 |
JP2835121B2 JP2835121B2 (ja) | 1998-12-14 |
Family
ID=4185198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1472290A Expired - Lifetime JP2835121B2 (ja) | 1989-02-02 | 1990-01-24 | 圧力接触半導体素子 |
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Country | Link |
---|---|
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EP (1) | EP0380799B1 (ja) |
JP (1) | JP2835121B2 (ja) |
DE (1) | DE58905844D1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0480580A3 (en) * | 1990-09-10 | 1992-09-02 | Canon Kabushiki Kaisha | Electrode structure of semiconductor device and method for manufacturing the same |
JP2011258656A (ja) * | 2010-06-07 | 2011-12-22 | Kansai Electric Power Co Inc:The | バイポーラ半導体素子 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE2728313A1 (de) * | 1977-06-23 | 1979-01-04 | Siemens Ag | Halbleiterbauelement |
JPS5457984A (en) * | 1977-10-18 | 1979-05-10 | Nec Corp | Semiconductor light emitting device |
US4402004A (en) * | 1978-01-07 | 1983-08-30 | Tokyo Shibaura Denki Kabushiki Kaisha | High current press pack semiconductor device having a mesa structure |
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JPS56131955A (en) * | 1980-09-01 | 1981-10-15 | Hitachi Ltd | Semiconductor device |
FR2503526A1 (fr) * | 1981-04-03 | 1982-10-08 | Silicium Semiconducteur Ssc | Boitier et procede de montage et d'interconnexion de composants semiconducteurs de moyenne puissance en boitier unique. |
US4663547A (en) * | 1981-04-24 | 1987-05-05 | General Electric Company | Composite circuit for power semiconductor switching |
JPS589349A (ja) * | 1981-07-10 | 1983-01-19 | Hitachi Ltd | Gtoスタツク |
JPS5871633A (ja) * | 1981-10-23 | 1983-04-28 | Toshiba Corp | 圧接型半導体装置 |
FR2517471B1 (fr) * | 1981-12-02 | 1985-08-02 | Silicium Semiconducteur Ssc | Montage en boitier presse de composants de puissance a structure d'electrodes ramifiee |
JPS594033A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 圧接型半導体装置 |
JPS5986260A (ja) * | 1982-11-10 | 1984-05-18 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
DE3241509A1 (de) * | 1982-11-10 | 1984-05-10 | Brown, Boveri & Cie Ag, 6800 Mannheim | Leistungstransistor-modul |
JPS59121871A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 半導体装置 |
JPS59215762A (ja) * | 1983-05-23 | 1984-12-05 | Toshiba Corp | 複合半導体装置 |
US4547686A (en) * | 1983-09-30 | 1985-10-15 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Hybrid power semiconductor switch |
JPS60132366A (ja) * | 1983-12-21 | 1985-07-15 | Toshiba Corp | 半導体装置 |
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JPS60220971A (ja) * | 1984-04-17 | 1985-11-05 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
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JPH079919B2 (ja) * | 1985-09-20 | 1995-02-01 | 三菱電機株式会社 | 半導体装置 |
JPS62141963A (ja) * | 1985-12-16 | 1987-06-25 | Toshiba Corp | Gtoのオフゲ−ト回路 |
JP2594278B2 (ja) * | 1986-07-30 | 1997-03-26 | ビービーシー ブラウン ボヴェリ アクチェンゲゼルシャフト | 加圧接続型gtoサイリスタ |
CH670334A5 (ja) * | 1986-09-16 | 1989-05-31 | Bbc Brown Boveri & Cie | |
EP0262485A1 (de) * | 1986-10-01 | 1988-04-06 | BBC Brown Boveri AG | Halbleiterbauelement mit einer Ätzgrube |
DE3787721D1 (de) * | 1987-02-24 | 1993-11-11 | Bbc Brown Boveri & Cie | Steuerbares Leistungs-Halbleiterbauelement. |
JPH081914B2 (ja) * | 1987-03-31 | 1996-01-10 | 株式会社東芝 | 圧接型半導体装置 |
EP0285923B1 (de) * | 1987-04-07 | 1993-10-06 | BBC Brown Boveri AG | Gate-Ausschaltthyristor und Verfahren zu dessen Herstellung |
-
1989
- 1989-12-15 DE DE89123290T patent/DE58905844D1/de not_active Expired - Fee Related
- 1989-12-15 EP EP19890123290 patent/EP0380799B1/de not_active Expired - Lifetime
-
1990
- 1990-01-24 JP JP1472290A patent/JP2835121B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-27 US US07/660,988 patent/US5063436A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0380799B1 (de) | 1993-10-06 |
JP2835121B2 (ja) | 1998-12-14 |
DE58905844D1 (de) | 1993-11-11 |
EP0380799A1 (de) | 1990-08-08 |
US5063436A (en) | 1991-11-05 |
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