JPH0223628A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0223628A JPH0223628A JP17267488A JP17267488A JPH0223628A JP H0223628 A JPH0223628 A JP H0223628A JP 17267488 A JP17267488 A JP 17267488A JP 17267488 A JP17267488 A JP 17267488A JP H0223628 A JPH0223628 A JP H0223628A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は誘電体分離基板に形成する半導体素子の製造
方法に係り、特に単結晶シリコン島から引き出される配
線の段切れを防止するようにした半導体素子の製造方法
に関するものである。
方法に係り、特に単結晶シリコン島から引き出される配
線の段切れを防止するようにした半導体素子の製造方法
に関するものである。
第４図は例えば特公昭６２−２７５４３号公報に示され
た従来の誘電体分離基板を用いた半導体素子の断面構造
を示し、多結晶シリコン支持基板１、Ｎ型の単結晶シリ
コン島及び複数の単結晶シリコン島２の相互間を絶縁分
離する分離用酸化膜３により誘電体分離基板１１を形成
し、この誘電体分離基板１１上に所望のパターン形成、
不純物の拡散を行って酸化膜４及びＮ゛層６形成し、さ
らにメタル配線７を形成して半導体素子を形成している
。
た従来の誘電体分離基板を用いた半導体素子の断面構造
を示し、多結晶シリコン支持基板１、Ｎ型の単結晶シリ
コン島及び複数の単結晶シリコン島２の相互間を絶縁分
離する分離用酸化膜３により誘電体分離基板１１を形成
し、この誘電体分離基板１１上に所望のパターン形成、
不純物の拡散を行って酸化膜４及びＮ゛層６形成し、さ
らにメタル配線７を形成して半導体素子を形成している
。
１３はＮ４層６とメタル配線７とのコンタクト部である
。この製造過程において、分離用酸化膜３が分離基板１
１の主表面に露出している部分（以下、分離表面部とい
う。）で酸化膜４をドライエッチ又はウェットエッチに
よりエツチングすると分離用酸化膜３もエツチングされ
て段差部分５が形成され、−度エッチングされるとその
後の酸化では分離表面部の縦方向には酸化が成長しない
ため、段差部５は一層深くなる。
。この製造過程において、分離用酸化膜３が分離基板１
１の主表面に露出している部分（以下、分離表面部とい
う。）で酸化膜４をドライエッチ又はウェットエッチに
よりエツチングすると分離用酸化膜３もエツチングされ
て段差部分５が形成され、−度エッチングされるとその
後の酸化では分離表面部の縦方向には酸化が成長しない
ため、段差部５は一層深くなる。
このように分離用酸化膜３がエツチングされるようなエ
ツチング工程は、ウェハ全面エツチング工程のときに起
こる。又、誘電体分離基板１１は異方性エツチングと研
磨工程で形成されるが、高い精度の島サイズを得ること
が困難であり、島の寸法が５〜１ｏｐｍずれることが多
い。このような誘電体分離基板１１において、単結晶シ
リコン島２の電極取出し用拡散領域であるＮ′層６が集
積度を上げるために単結晶シリコン島２の仕上り寸法ぎ
りぎりに設計されていると、単結晶シリコン島２０寸法
精度が悪くて小さく仕上った場合にＮ゛層６単結晶シリ
コン島２からはみ出すことになり、Ｎ゛層６形成する際
に分離表面部をホトエツチングする工程でやはり分離用
酸化膜３のエツチングが生じる。このため、前述したよ
うに段差部５が生じ、メタル配線７のカバーレージが悪
かった。
ツチング工程は、ウェハ全面エツチング工程のときに起
こる。又、誘電体分離基板１１は異方性エツチングと研
磨工程で形成されるが、高い精度の島サイズを得ること
が困難であり、島の寸法が５〜１ｏｐｍずれることが多
い。このような誘電体分離基板１１において、単結晶シ
リコン島２の電極取出し用拡散領域であるＮ′層６が集
積度を上げるために単結晶シリコン島２の仕上り寸法ぎ
りぎりに設計されていると、単結晶シリコン島２０寸法
精度が悪くて小さく仕上った場合にＮ゛層６単結晶シリ
コン島２からはみ出すことになり、Ｎ゛層６形成する際
に分離表面部をホトエツチングする工程でやはり分離用
酸化膜３のエツチングが生じる。このため、前述したよ
うに段差部５が生じ、メタル配線７のカバーレージが悪
かった。
これを避けるために、特公昭６２−２７５４３号公報で
は第５図に示すように、メタル配線７の引き出しを段差
部５の形成された領域即ちＮ゛層６近傍の分離表面部を
避けるように形成していた。
は第５図に示すように、メタル配線７の引き出しを段差
部５の形成された領域即ちＮ゛層６近傍の分離表面部を
避けるように形成していた。
しかしながら、上記した従来構造では、ウェハの結晶軸
の関係上段差部５が主表面に対して５４．７℃の角度で
単結晶シリコン島２側に鋭角で形成されるため、段差部
５が深くなると段差部５が単結晶シリコン島２の主表面
の影に入り、分離表面部のメタル配線７のカバーレージ
が悪くなり、メタル配線７の段切れを起したり、メタル
厚みの薄膜化により耐電流能力の劣化が生じた。又、第
５図に示す構造では、メタル配線７の引出し方向が制約
されるために、パターン設計の自由度が減り、集積度が
悪くなる。さらに、全面エソチエ程が数多（入った製造
方法においては、メタル配線７を段差部５のない方向に
引出してもメタル配線７の段差部５によるカバーレージ
の悪化が生した。
の関係上段差部５が主表面に対して５４．７℃の角度で
単結晶シリコン島２側に鋭角で形成されるため、段差部
５が深くなると段差部５が単結晶シリコン島２の主表面
の影に入り、分離表面部のメタル配線７のカバーレージ
が悪くなり、メタル配線７の段切れを起したり、メタル
厚みの薄膜化により耐電流能力の劣化が生じた。又、第
５図に示す構造では、メタル配線７の引出し方向が制約
されるために、パターン設計の自由度が減り、集積度が
悪くなる。さらに、全面エソチエ程が数多（入った製造
方法においては、メタル配線７を段差部５のない方向に
引出してもメタル配線７の段差部５によるカバーレージ
の悪化が生した。
この発明は上記のような課題を解決するために成された
ものであり、メタル配線部の段差部によるカバーレージ
の悪化を防止してメタル配線部の段切れ、薄膜化を防止
し、かつ半導体素子の集積度悪化を防止することができ
る半導体素子の製造方法を得ることを目的とする。
ものであり、メタル配線部の段差部によるカバーレージ
の悪化を防止してメタル配線部の段切れ、薄膜化を防止
し、かつ半導体素子の集積度悪化を防止することができ
る半導体素子の製造方法を得ることを目的とする。
この発明に係る半導体素子の製造方法は、多結晶シリコ
ン支持基板と単結晶シリコン島及び分離用絶縁膜により
誘電体分離基板を形成した後、メタル配線が通る部分で
かつ分離用絶縁膜が分離基板表面に露出している部分を
含むように多結晶支持基板及び単結晶シリコン島を異方
性エツチングして少くとも単結晶シリコン島側に■溝を
形成し、さらにこのエツチング部分に突出する分離用絶
縁膜の突出部をエツチング除去し、かつ分離基板表面に
メタル配線を形成するものである。
ン支持基板と単結晶シリコン島及び分離用絶縁膜により
誘電体分離基板を形成した後、メタル配線が通る部分で
かつ分離用絶縁膜が分離基板表面に露出している部分を
含むように多結晶支持基板及び単結晶シリコン島を異方
性エツチングして少くとも単結晶シリコン島側に■溝を
形成し、さらにこのエツチング部分に突出する分離用絶
縁膜の突出部をエツチング除去し、かつ分離基板表面に
メタル配線を形成するものである。
この発明においては、分離表面部における単結晶シリコ
ン島に異方性エツチングにより形成された凹部が■溝状
に形成されており、分離表面部での単結晶シリコン島の
表面角度が緩和され、その上部に形成されるメタル配線
のカバーレージが良好となる。
ン島に異方性エツチングにより形成された凹部が■溝状
に形成されており、分離表面部での単結晶シリコン島の
表面角度が緩和され、その上部に形成されるメタル配線
のカバーレージが良好となる。
以下、この発明の実施例を図面とともに説明する。第１
図（ａｌ〜Ｆｄｌはこの実施例による半導体素子の製造
工程を示す断面図であり、まず第１図（ａ）に示すよう
に、多結晶シリコン支持基板１、Ｎ−の単結晶シリコン
島２及びこの両者を絶縁分離する分離用酸化膜３により
誘電体分離基板１１を形成し、該基板１１上に膜厚５０
０〜５０００人の酸化膜１２を形成した後、この酸化膜
１２にメタル配線が通る部分でかつ分離用酸化膜３が基
板１１の主表面上に露出している部分（分離表面部）を
含むように通常のホトエソチエ程によって開孔部８を形
成する。
図（ａｌ〜Ｆｄｌはこの実施例による半導体素子の製造
工程を示す断面図であり、まず第１図（ａ）に示すよう
に、多結晶シリコン支持基板１、Ｎ−の単結晶シリコン
島２及びこの両者を絶縁分離する分離用酸化膜３により
誘電体分離基板１１を形成し、該基板１１上に膜厚５０
０〜５０００人の酸化膜１２を形成した後、この酸化膜
１２にメタル配線が通る部分でかつ分離用酸化膜３が基
板１１の主表面上に露出している部分（分離表面部）を
含むように通常のホトエソチエ程によって開孔部８を形
成する。
次に、第１図（ｂｌに示すように、酸化１１ｕ１２をマ
スク材として例えばＫＯＨ系のようなアルカリ系のエツ
チング液にて分離基板１１を異方性エツチングし、支持
基板１に凹部９を形成する。このときのエツチング深さ
は２〜５ ｐｍで十分である。又、単結晶シリコン島２
に形成される凹部１０は単結晶シリコン島２と分離用酸
化膜３とで■溝が形成されるよう予め開孔部８が定めら
れる。３ａは凹部９，１０の間に突出した酸化膜突出部
である。
スク材として例えばＫＯＨ系のようなアルカリ系のエツ
チング液にて分離基板１１を異方性エツチングし、支持
基板１に凹部９を形成する。このときのエツチング深さ
は２〜５ ｐｍで十分である。又、単結晶シリコン島２
に形成される凹部１０は単結晶シリコン島２と分離用酸
化膜３とで■溝が形成されるよう予め開孔部８が定めら
れる。３ａは凹部９，１０の間に突出した酸化膜突出部
である。
次に、第１図（Ｃ）に示すように、通常のホトエソチエ
程によって酸化膜突出部３ａと酸化膜１２を全面除去す
る。このとき、酸化膜突出部３ａは凹部９の底部と同一
面かあるいは少し出た状態までエツチングする。
程によって酸化膜突出部３ａと酸化膜１２を全面除去す
る。このとき、酸化膜突出部３ａは凹部９の底部と同一
面かあるいは少し出た状態までエツチングする。
次に、第１図（ｄｌに示すように、酸化膜４及び単結晶
シリコン島２の電位取出し用拡散層であるＮ゛層６分離
表面部を含むよう形成し、さらにメタル配線７やその他
の不純物拡散層などを形成して半導体素子を形成する。
シリコン島２の電位取出し用拡散層であるＮ゛層６分離
表面部を含むよう形成し、さらにメタル配線７やその他
の不純物拡散層などを形成して半導体素子を形成する。
第２図は第１図に示した製造方法によって製造された半
導体素子を示し、分離表面部において単結晶シリコン島
２の形状は異方性エツチングによって主表面に対して５
４．７６の角度を持つことになり、単結晶シリコン島２
の表面角度で最も鋭い角度は１０９°となり、従来の５
４．７°に比べてかなり角度が緩和される。従って、段
差部５が生じても分離表面部に形成されるメタル配線７
のカバーレージは良好となる。
導体素子を示し、分離表面部において単結晶シリコン島
２の形状は異方性エツチングによって主表面に対して５
４．７６の角度を持つことになり、単結晶シリコン島２
の表面角度で最も鋭い角度は１０９°となり、従来の５
４．７°に比べてかなり角度が緩和される。従って、段
差部５が生じても分離表面部に形成されるメタル配線７
のカバーレージは良好となる。
なお、上記実施例においてＫＯＨのようなアルカリ液に
よって異方性エツチングすることにより５４．７６の単
結晶シリコン島２のテーパ角が得られるのは、ウェハの
結晶軸に基づくものである。従って、（１００）基板に
おいて異方性エツチングを行うと、すべて５４．７ ’
のテーパ角となるが、ウェハの結晶軸を変えることによ
りテーパ角を変えてもよいことは勿論である。又、異方
性エツチングにおいて多結晶シリコン支持基板１に凹部
９を形成した場合、後の工程で分離用酸化膜３もエツチ
ングされてしまうが、凹部９を形成することにより最終
的な素子の平坦化に役立つ。また、上記実施例では、第
３図のＡに示すように拡散層であるＮ゛層６分離表面部
を覆うように形成された領域にメタル配線７が通る例を
示したが、第３図のＢに示すようにＮ゛層６ない分離表
面部領域にメタル配線７が通るような場合でも全面エツ
チングの工程が数多くあるときには、この実施例と同様
な効果を有する。
よって異方性エツチングすることにより５４．７６の単
結晶シリコン島２のテーパ角が得られるのは、ウェハの
結晶軸に基づくものである。従って、（１００）基板に
おいて異方性エツチングを行うと、すべて５４．７ ’
のテーパ角となるが、ウェハの結晶軸を変えることによ
りテーパ角を変えてもよいことは勿論である。又、異方
性エツチングにおいて多結晶シリコン支持基板１に凹部
９を形成した場合、後の工程で分離用酸化膜３もエツチ
ングされてしまうが、凹部９を形成することにより最終
的な素子の平坦化に役立つ。また、上記実施例では、第
３図のＡに示すように拡散層であるＮ゛層６分離表面部
を覆うように形成された領域にメタル配線７が通る例を
示したが、第３図のＢに示すようにＮ゛層６ない分離表
面部領域にメタル配線７が通るような場合でも全面エツ
チングの工程が数多くあるときには、この実施例と同様
な効果を有する。
以上のようにこの発明によれば、メタル配線が通る分離
表面部において単結晶シリコン島に異方性エツチングに
より■溝を形成しており、これにより分離表面部での単
結晶シリコン島の表面角度が緩和される。このため、そ
の上部に形成されるメタル配線のカバーレージが良好と
なり、メタル配線の段切れあるいはメタル配線の薄膜化
による耐電流能力の劣化が防止できる。又、分離表面部
を通るメタル配線の方向に制約がなくなるので、パター
ン設計の自由度が多くなって集積度を向上することがで
きる。
表面部において単結晶シリコン島に異方性エツチングに
より■溝を形成しており、これにより分離表面部での単
結晶シリコン島の表面角度が緩和される。このため、そ
の上部に形成されるメタル配線のカバーレージが良好と
なり、メタル配線の段切れあるいはメタル配線の薄膜化
による耐電流能力の劣化が防止できる。又、分離表面部
を通るメタル配線の方向に制約がなくなるので、パター
ン設計の自由度が多くなって集積度を向上することがで
きる。
第１図（ａ）〜（ｄｌはこの発明方法を示す工程断面図
第２図及び第３図はこの発明による半導体素子の断面図
及び平面図、第４図及び第５図は従来の半導体素子の断
面図及び平面図である。 １・・・多結晶シリコン分離基板、２・・・単結晶シリ
コン島、３・・・分離用酸化膜、３ａ・・・突出部、７
・・・メタル配線、９ 基板。
第２図及び第３図はこの発明による半導体素子の断面図
及び平面図、第４図及び第５図は従来の半導体素子の断
面図及び平面図である。 １・・・多結晶シリコン分離基板、２・・・単結晶シリ
コン島、３・・・分離用酸化膜、３ａ・・・突出部、７
・・・メタル配線、９ 基板。
Claims (1)
- 【特許請求の範囲】 （ａ）多結晶シリコン支持基板、単結晶シリコン島及び
この両者を絶縁分離する分離用絶縁膜から誘電体分離基
板を形成する工程と、 （ｂ）メタル配線が通る部分でかつ分離用絶縁膜が上記
分離基板表面に露出している部分を含むように多結晶シ
リコン支持基板及び単結晶シリコン島を異方性エッチン
グし、少くとも単結晶シリコン島側にＶ溝を形成する工
程と、 （ｃ）上記エッチング部に突出する分離用絶縁膜の突出
部をエッチング除去する工程と、 （ｄ）上記分離基板表面にメタル配線を形成する工程 を備えたことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17267488A JPH0223628A (ja) | 1988-07-13 | 1988-07-13 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17267488A JPH0223628A (ja) | 1988-07-13 | 1988-07-13 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223628A true JPH0223628A (ja) | 1990-01-25 |
Family
ID=15946267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17267488A Pending JPH0223628A (ja) | 1988-07-13 | 1988-07-13 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223628A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5114875A (en) * | 1991-05-24 | 1992-05-19 | Motorola, Inc. | Planar dielectric isolated wafer |
| US5657722A (en) * | 1996-01-30 | 1997-08-19 | Thomas J. Hollis | System for maintaining engine oil at a desired temperature |
| US5669335A (en) * | 1994-09-14 | 1997-09-23 | Thomas J. Hollis | System for controlling the state of a flow control valve |
| US5724931A (en) * | 1995-12-21 | 1998-03-10 | Thomas J. Hollis | System for controlling the heating of temperature control fluid using the engine exhaust manifold |
-
1988
- 1988-07-13 JP JP17267488A patent/JPH0223628A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5114875A (en) * | 1991-05-24 | 1992-05-19 | Motorola, Inc. | Planar dielectric isolated wafer |
| US5669335A (en) * | 1994-09-14 | 1997-09-23 | Thomas J. Hollis | System for controlling the state of a flow control valve |
| US5724931A (en) * | 1995-12-21 | 1998-03-10 | Thomas J. Hollis | System for controlling the heating of temperature control fluid using the engine exhaust manifold |
| US5657722A (en) * | 1996-01-30 | 1997-08-19 | Thomas J. Hollis | System for maintaining engine oil at a desired temperature |
| US6044808A (en) * | 1996-01-30 | 2000-04-04 | Hollis; Thomas J. | Electronically assisted thermostat for controlling engine temperature |
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