JPH02231754A - モノリシックマイクロ波集積回路の製造方法 - Google Patents
モノリシックマイクロ波集積回路の製造方法Info
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- JPH02231754A JPH02231754A JP5225289A JP5225289A JPH02231754A JP H02231754 A JPH02231754 A JP H02231754A JP 5225289 A JP5225289 A JP 5225289A JP 5225289 A JP5225289 A JP 5225289A JP H02231754 A JPH02231754 A JP H02231754A
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- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、モノリシックマイクロ波集積回路（ＭＭＩ
Ｃ）に係り、Ｍ Ｉ Ｍ （Ｍｅｔａｌ−Ｉｎｓｕｌ
ａｔｏｒ−Ｍｅｔａｌ）キャパシタを備えたモノリシッ
クマイクロ波集積回路の製造方法に関するものである。
Ｃ）に係り、Ｍ Ｉ Ｍ （Ｍｅｔａｌ−Ｉｎｓｕｌ
ａｔｏｒ−Ｍｅｔａｌ）キャパシタを備えたモノリシッ
クマイクロ波集積回路の製造方法に関するものである。
（従来の技術）
第２図（ａ）〜（ｄ）は従来のＭＭＩＣの製造工程を示
す断面図であり、第３図は、第２図のＭＩＭキャパシタ
部分を拡大した断面図である。
す断面図であり、第３図は、第２図のＭＩＭキャパシタ
部分を拡大した断面図である。
これらの図において、１はＧａＡｓウェハ、３はこのＧ
ａＡｓウェハ１上に成長されたエビタキシャル層、４は
メサ部、５は前記メサ部４の形成後に残ったエビタキシ
ャル層で、これをバッファ層という。６は前記メサ部４
に形成されたトランジスタで、ここではＦＥＴ （電界
効果型トラジスタ）である。７は前記バッファ層５の上
に形成されたＭＩＭキャパシタ、８〜１ｏはこのＭＩＭ
キャパシタ７の形成要素であり、８は下地メタル、９は
絶縁層、１０は上地メタルである。
ａＡｓウェハ１上に成長されたエビタキシャル層、４は
メサ部、５は前記メサ部４の形成後に残ったエビタキシ
ャル層で、これをバッファ層という。６は前記メサ部４
に形成されたトランジスタで、ここではＦＥＴ （電界
効果型トラジスタ）である。７は前記バッファ層５の上
に形成されたＭＩＭキャパシタ、８〜１ｏはこのＭＩＭ
キャパシタ７の形成要素であり、８は下地メタル、９は
絶縁層、１０は上地メタルである。
次にＭＭＩＣの製造フローを第２図について説明する．
まず第２図（ａ）に示すように、ＧａＡｓウェハ１の上
にＭＢＥ法．ＭＯＣＶＤ法等で結晶成長を行い、エビタ
キシャル層３を形成する。次に第２図（ｂ）に示すよう
に、レジストパターン（図示せず）を形成した後、これ
をマスクとしてエッチングを行い、エビタキシャル層３
を所定の厚さに除去しメサ部４を形成する。この時、エ
ビタキシャル層３の最下部、すなわちバッファ層５が残
る。次に第２図（Ｃ）に示すように、メサ部４の上にＦ
ＥＴ６を形成する．最後に第２図（ｄ）に示すように、
バッフーア層５の上に下地メタル８，絶縁層９，上地メ
タル１ｏを順次形成することによりＭＩＭキャパシタ７
を形成し、ＭＭＩＣが得られる。
にＭＢＥ法．ＭＯＣＶＤ法等で結晶成長を行い、エビタ
キシャル層３を形成する。次に第２図（ｂ）に示すよう
に、レジストパターン（図示せず）を形成した後、これ
をマスクとしてエッチングを行い、エビタキシャル層３
を所定の厚さに除去しメサ部４を形成する。この時、エ
ビタキシャル層３の最下部、すなわちバッファ層５が残
る。次に第２図（Ｃ）に示すように、メサ部４の上にＦ
ＥＴ６を形成する．最後に第２図（ｄ）に示すように、
バッフーア層５の上に下地メタル８，絶縁層９，上地メ
タル１ｏを順次形成することによりＭＩＭキャパシタ７
を形成し、ＭＭＩＣが得られる。
従来のＭＭＩＣは以上のようにして形成されているが、
第３図に示すように、ＧａＡｓウェハ１の上にＭＢＥ法
やＭＯＣＶＤ法等で成長させたエビタキシャル層３には
、Ｇａ結晶つぶやＧａＡｓウェハ１上に残留していたゴ
ミ等により異常成長した欠陥２１が発生し、この欠陥２
１は現在の最高性能のＭＢＥ装置を用いても５０個／ｃ
ｍ’の密度で発生する。したがって、この上にＭＩＭキ
ャパシタ７を形成した場合には、欠陥２１による突起に
よってＭＩＭキャパシタ７に欠陥が発生し、耐圧的に信
頼性の乏しいＭＩＭキャパシタ７となり、ひいてはＭＭ
ＩＣの信頼性を低下させる等の問題点があった。
第３図に示すように、ＧａＡｓウェハ１の上にＭＢＥ法
やＭＯＣＶＤ法等で成長させたエビタキシャル層３には
、Ｇａ結晶つぶやＧａＡｓウェハ１上に残留していたゴ
ミ等により異常成長した欠陥２１が発生し、この欠陥２
１は現在の最高性能のＭＢＥ装置を用いても５０個／ｃ
ｍ’の密度で発生する。したがって、この上にＭＩＭキ
ャパシタ７を形成した場合には、欠陥２１による突起に
よってＭＩＭキャパシタ７に欠陥が発生し、耐圧的に信
頼性の乏しいＭＩＭキャパシタ７となり、ひいてはＭＭ
ＩＣの信頼性を低下させる等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、エビタキシャル成長を選択的に実施し、欠
陥のないＭＩＭキャパシタを形成し、信頼性の高いモノ
リシックヤイクロ波集積回路の製造方法を得ることを目
的とする。
れたもので、エビタキシャル成長を選択的に実施し、欠
陥のないＭＩＭキャパシタを形成し、信頼性の高いモノ
リシックヤイクロ波集積回路の製造方法を得ることを目
的とする。
この発明に係るモノリシックマイクロ波集積回路の製造
方法は、半導体ウェハ上に結晶成長を選択的に行うため
の保護膜をパターニングする工程，保護膜以外の半導体
ウェハ上に結晶層を成長させる工程．結晶層にトランジ
スタを形成する工程，結晶層の成長工程以降の所要工程
で保護膜を除去する工程，保護膜の除去部分にＭＩＭキ
ャパシタを形成する工程を含むものである。
方法は、半導体ウェハ上に結晶成長を選択的に行うため
の保護膜をパターニングする工程，保護膜以外の半導体
ウェハ上に結晶層を成長させる工程．結晶層にトランジ
スタを形成する工程，結晶層の成長工程以降の所要工程
で保護膜を除去する工程，保護膜の除去部分にＭＩＭキ
ャパシタを形成する工程を含むものである。
この発明においては、結晶成長の不要な部分にあらかじ
め保護膜を形成しておき、ＭＢＥ法やＭＯＣＶＤ法等で
選択的に結晶成長を行うことから、この保護膜によりＭ
ＩＭキャパシタの形成部分には結晶欠陥が発生せず、信
頼性の高いモノリシックマイクロ波集積回路が形成でき
る。
め保護膜を形成しておき、ＭＢＥ法やＭＯＣＶＤ法等で
選択的に結晶成長を行うことから、この保護膜によりＭ
ＩＭキャパシタの形成部分には結晶欠陥が発生せず、信
頼性の高いモノリシックマイクロ波集積回路が形成でき
る。
以下、この発明の＝実施例を図面について説明する。
第１図（ａ）〜（ｅ）はこの発明のＭＭＩＣの−実施例
を説明するための製造工程を示す断面図である。この図
において、第２図と同一符号は同一のものを示し、２は
前記ＧａＡｓウェハ１上の結晶成長が不要な部分にＣＶ
Ｄ法等で形成された窒化膜等の保護膜である。
を説明するための製造工程を示す断面図である。この図
において、第２図と同一符号は同一のものを示し、２は
前記ＧａＡｓウェハ１上の結晶成長が不要な部分にＣＶ
Ｄ法等で形成された窒化膜等の保護膜である。
次にこの発明のＭＭＩＣの製造フローについて説明する
。
。
まず第１図（ａ）に示すように、ＧａＡｓクエハ１上に
ＣＶＤ法等で窒化膜等の保謹膜２を形成した後、この保
謹膜２上にレジストパターン（図示せず）を形成し、こ
のレジストパターンをマスクとしてウエットエッチング
等の手段でエッチングして保護膜２をパターニングする
。次に第１図（ｂ）に示すように、ＧａＡｓウェハ１と
保護膜２を表にしてＭＢＥ法やＭＯＣＶＤ法等で結晶成
長を行ってエビタキシャル層３を成長する。この時、保
護膜２の上にはエビタキシャル層３はほとんど成長しな
い。次に第１図（Ｃ）に示すように、レジストパターン
（図示せず）を形成した後、エッチングによりエビタキ
シャル層３を所定の厚さに除去しメサ部４を形成する。
ＣＶＤ法等で窒化膜等の保謹膜２を形成した後、この保
謹膜２上にレジストパターン（図示せず）を形成し、こ
のレジストパターンをマスクとしてウエットエッチング
等の手段でエッチングして保護膜２をパターニングする
。次に第１図（ｂ）に示すように、ＧａＡｓウェハ１と
保護膜２を表にしてＭＢＥ法やＭＯＣＶＤ法等で結晶成
長を行ってエビタキシャル層３を成長する。この時、保
護膜２の上にはエビタキシャル層３はほとんど成長しな
い。次に第１図（Ｃ）に示すように、レジストパターン
（図示せず）を形成した後、エッチングによりエビタキ
シャル層３を所定の厚さに除去しメサ部４を形成する。
この時、エビタキシャル層３の最下部はバッファ層５と
して残る。さらに続いて、ウエットエッチング等の手段
で保護膜２を除去する。次に第１図（ｄ）に示すように
、メサ部４の上にＦＥＴ６を形成し、最後に第１図（ｅ
）に示すように、保護膜２を除去したＧａＡｓウェハ１
上に下地メタル８．絶縁層９，上地メタル１０を順次形
成し、ＭＩＭキャパシタ７を形成しＭＭＩＣを得る。
して残る。さらに続いて、ウエットエッチング等の手段
で保護膜２を除去する。次に第１図（ｄ）に示すように
、メサ部４の上にＦＥＴ６を形成し、最後に第１図（ｅ
）に示すように、保護膜２を除去したＧａＡｓウェハ１
上に下地メタル８．絶縁層９，上地メタル１０を順次形
成し、ＭＩＭキャパシタ７を形成しＭＭＩＣを得る。
なお、上記実施例では、保護膜２はメサ部４を形成した
直後に除去しているが、メサ部４の形成前でもＭＩＭキ
ャパシタ７の形成直前でも、あるいはエビタキシャル層
３の形成後からＭＩＭキャバシタ７の形成直前までのど
の工程で除去しても同様の効果を得る． 〔発明の効果〕 以上説明したようにこの発明は、ＭＩＭキャパシタ形成
部分を保護膜で覆っておき、この保護膜を所要の工程で
除去した後、この部分にＭＩＭキャパシタを形成するの
で，ＧａＡｓウェハ上にＭＢＥ法やＭＯＣＶＤ法等によ
って選択的にエビタキシャル層を成長することができ、
特に信頼性上欠陥が問題となるＭＩＭキャパシタの形成
部には従来のような欠陥が発生せず、信頼性の高いＭＩ
Ｍキャパシタを形成することができる。したがフて、信
頼性の高いＭＭＩＣを得ることができる効果がある。
直後に除去しているが、メサ部４の形成前でもＭＩＭキ
ャパシタ７の形成直前でも、あるいはエビタキシャル層
３の形成後からＭＩＭキャバシタ７の形成直前までのど
の工程で除去しても同様の効果を得る． 〔発明の効果〕 以上説明したようにこの発明は、ＭＩＭキャパシタ形成
部分を保護膜で覆っておき、この保護膜を所要の工程で
除去した後、この部分にＭＩＭキャパシタを形成するの
で，ＧａＡｓウェハ上にＭＢＥ法やＭＯＣＶＤ法等によ
って選択的にエビタキシャル層を成長することができ、
特に信頼性上欠陥が問題となるＭＩＭキャパシタの形成
部には従来のような欠陥が発生せず、信頼性の高いＭＩ
Ｍキャパシタを形成することができる。したがフて、信
頼性の高いＭＭＩＣを得ることができる効果がある。
第１図はこの発明のＭＭＩＣの製造フローを示す断面図
、第２図は従来のＭＭＩＣの製造フローを示す断面図、
第３図は従来のＭＭＩＣの製造フローで生じるＭＩＭキ
ャパシタ内部の欠陥を表す断面図である。 図において、１はＧａＡｓウェハ、２は保護膜、３はエ
ビタキシャル層、４はメサ部、５はバッファ層、６はＦ
ＥＴ、７はＭＩＭキャパシタ、８は下地メタル、９は絶
縁層、１ｏは上地メタルである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 フ 第２図
、第２図は従来のＭＭＩＣの製造フローを示す断面図、
第３図は従来のＭＭＩＣの製造フローで生じるＭＩＭキ
ャパシタ内部の欠陥を表す断面図である。 図において、１はＧａＡｓウェハ、２は保護膜、３はエ
ビタキシャル層、４はメサ部、５はバッファ層、６はＦ
ＥＴ、７はＭＩＭキャパシタ、８は下地メタル、９は絶
縁層、１ｏは上地メタルである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 フ 第２図
Claims (1)
- 半導体ウェハ上に結晶成長を選択的に行うための保護膜
をパターニングする工程、前記保護膜以外の半導体ウェ
ハ上に結晶層を成長させる工程、前記結晶層にトランジ
スタを形成する工程、前記結晶層の成長工程以降の所要
工程で前記保護膜を除去する工程、前記保護膜の除去部
分にＭＩＭキャパシタを形成する工程を含むことを特徴
とするモノリシックマイクロ波集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225289A JPH0616543B2 (ja) | 1989-03-03 | 1989-03-03 | モノリシックマイクロ波集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225289A JPH0616543B2 (ja) | 1989-03-03 | 1989-03-03 | モノリシックマイクロ波集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231754A true JPH02231754A (ja) | 1990-09-13 |
| JPH0616543B2 JPH0616543B2 (ja) | 1994-03-02 |
Family
ID=12909543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225289A Expired - Lifetime JPH0616543B2 (ja) | 1989-03-03 | 1989-03-03 | モノリシックマイクロ波集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616543B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694967A3 (en) * | 1994-07-29 | 1998-01-21 | Motorola, Inc. | Microwave integrated circuit passive element structure and method for reducing signal propagation losses |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09144202A (ja) * | 1995-11-28 | 1997-06-03 | Natl House Ind Co Ltd | 外壁パネル |
-
1989
- 1989-03-03 JP JP5225289A patent/JPH0616543B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694967A3 (en) * | 1994-07-29 | 1998-01-21 | Motorola, Inc. | Microwave integrated circuit passive element structure and method for reducing signal propagation losses |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616543B2 (ja) | 1994-03-02 |
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