JPH02212936A - パイプライン構造を有する半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、パイプライン構造を有する半導体チップにお
いて、サブルーチンコール命令実行時に、パイプライン
上のデータを格納し、分岐先サブルーチンのリターン命
令実行時に、格納１１ＪＩＥから格納データをパイプラ
イン上の所定のブロックへ戻すことにより、パイプライ
ンの乱れを減少させ、処理を高速化可能な半導体装置に
関するものである。

従来の技術 ＣＰＵ処理の高速化の１つとして、パイプライン方式が
ほとんどのＣＰＵで採用されている。従来のパイプライ
ン方式では、命令実行時間のばらつきや、分岐命令２割
込み命令により、パイプライン処理が乱れパイプライン
の各ブロックでの処理済みデータが無効となっていた。

以下、パイプラインの説明については、一般的な４段の
パイプラインを例とし説明する。

以下に、従来のパイプライン方式について説明する。

第１図は、パイプラインの構造を概念的に表わしたもの
である。１は命令をバスより獲得し、デコーダ部へデー
タを渡すブロック、２は１からデータを受は取り解読す
るデコーダブロック、３はデコーダ２からのアドレス情
報を受は取り、アドレスの変換を行なうブロック、４は
データを元に命令を実行するブロックである。

第２ｒＩ！Ｊは、横軸に時間（マシンサイクル）、縦軸
にパイプラインのブロックを示す。命令は、縦軸ブロッ
クを上から下に流れてゆ（。

以下に、パイプラインの乱れる例を示す。

第３図は、サブルーチンコール命令による乱れを示す。

命令Ａをフェッチし実行する間に、命令Ｂはアドレス生
成・変換、命令Ｃはデコード、命令りは命令フェッチと
、それぞれ並列処理が行われている。この処理を繰り返
し行ない、命令Ｃのサブルーチンコール命令を実行する
と、次にはコールされたサブルーチンの命令αのバスア
クセスを行なう必要がある。つまり、その時点で処理済
み命令Ｅ、Ｆ、Ｄは無効となり、パイプラインの乱れ（
各ブロックのウェイト状態）が発生する。

発明が解決しようとする課題 上記の従来技術では、サブルーチンのコール命令や割込
み命令が実行されると、各ブロックで処理済みデータを
無効にし、新たに命令フェッチから処理する必要が生じ
、各ブロックのウェイト状態が多発する可能性が多い。

本発明は、上記従来の問題点を最少限にするもので、サ
ブルーチンコール命令や、割込み命令が実行された時点
のブロックの内容を、そのまま退避領域に格納し、リタ
ーン命令により、処理が元に戻る際に格納領域から、所
定のブロックにデータを復元させることにより、パイプ
ラインの乱れを減少させることを目的とする。

課題を解決するための手段 この目的を達成するために本発明は、ブロック内のデー
タを格納する領域と、その領域を示すためのポインタを
備えている。

作用 この構成によって、パイプラインの乱れが生じる命令が
実行された際に、上記の格納領域にデータを蓄え、再活
用することにより、パイプライン処理の高速化、ＣＰＵ
能力の向上が図れる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は、サブルーチンコール命令実行、サブルーチン
からのリターン命令実行に関するパイプラインの流れを
表した概要図である。第１図の■は、第５図と同−例を
本発明に適応させた処理の流れである。第１図の■は、
メインプログラムとサブルーチンの関連を表したもの、
■はパイプライン内データの格納領域と、その位置を示
すポインタの概念図である。

以上のようなプログラムの流れと、構成について、以下
にその動作を説明する。

まず、メインプログラムの命令Ａがバスアクセスされフ
ェッチされる。次に２マシンサイクル時点ではその命令
Ａをデコードブロックに渡すと同時にバスアクセスブロ
ックでは、次の命令Ｂがフェッチされる。これと同様に
次の３マシンサイクル時点では命令Ｃがフェッチされる
と同時に命令Ｂはデコードブロックで解読され、命令Ａ
はアドレス生成されている。この動作を繰り返し、６マ
シンサイクル時点で命令Ｃ（サブルーチンコール命令）
が実行されると同時に、バスアクセスブロック上の命令
Ｆ、デコードブロック上の命令Ｅ、アドレス生成ブロッ
ク上の命令りが、それぞれ収納領域ポインタの示すアド
レスに格納される。７マシンサイクル時点では、コール
されたサブルーチンの命令αがフェッチされ、以下同様
の処理が繰り返される。１２マシンサイル時点で、サブ
ルーチンのリターン命令が実行されると同時に、格納領
域に格納されているデータを格納領域ポインタの示すア
ドレスを元に、それぞれパイプライン上のブロックへ転
送される。１４マシンサイクル以降、同様の処理を繰り
返す。

尚、第１図では、データの格納方法をブロック毎に積み
重ねる方法に定めたが、格納領域の横幅を大きく取り、
一つのポイント（アドレス）にブロック内データを横に
並べる方法にしてもよい。

第２図は、４段のパイプラインで、従来技術と本発明と
の比較である。ここに示すように、−回のサブルーチン
コール命令で２マシンサイクル短縮される。この方式で
は、プログラム開発の主流となっている構造化プログラ
ムに対し、威力を発揮することができる。

発明の効果 以上のように本発明は、パイプラインの各ブロックのデ
ータを蓄える格納領域と、その格納領域の位置（アドレ
ス）を示すポインタ、格納領域とパイプラインを結ぶデ
ータ転送路を設け、サブルーチンコール命令やリターン
命令２割込み命令等が実行された際に、各ブロック内の
データを格納領域に転送したり、又その逆方向の転送を
行うアルゴリズムにより、パイプライン処理が高速化さ
れ、ＣＰＵ能力の向上につながる。

【図面の簡単な説明】

第１図は本発明の実施例装置によるデータ処理の流れ図
、第２図は従来技術のパイプライン方式と１本発明のパ
イプライン方式による処理を従来のそれと比較して表わ
した特性図、第３図は通常のパイプラインの構造概念図
、第４図は従来技術でのベイブラインの処理の流れ図、
第５図は従来技術でパイプライン処理が乱れる例を表わ
した特性図である。 １・・・・・・パイプライン処理の流れ、２・・・・・
・プログラムの流れ、３・・・・・・格納領域、格納領
域ポインタ。 代理人の氏名　弁理士　粟野重孝　ばか１名８二〇二

Claims (1)

【特許請求の範囲】
1. パイプライン上の各ブロック内データ（命令フェッチデ
   ータ、デコードデータ等）を格納する領域を設けたパイ
   プライン構造を有する半導体装置。