JPH02209022A - Ｃｒｃ生成ビットチェック方式 - Google Patents
Ｃｒｃ生成ビットチェック方式Info
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- JPH02209022A JPH02209022A JP3042089A JP3042089A JPH02209022A JP H02209022 A JPH02209022 A JP H02209022A JP 3042089 A JP3042089 A JP 3042089A JP 3042089 A JP3042089 A JP 3042089A JP H02209022 A JPH02209022 A JP H02209022A
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- crc check
- check bit
- crc
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- 230000005540 biological transmission Effects 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 9
- 238000013024 troubleshooting Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
シリアルデータ伝送で、エラー検出に使用されるＣＲＣ
生成ビットチェック方式に関し、第１のＣＲＣチェック
ビット生成回路の正常動作を送信側で確認し、伝送路お
よび受信側に対しては、第２のＣＲＣチェックビット生
成手段の内部で生成したＣＲＣチェックビットを送出し
、受慣例で受信データの正常性を確認するＣＲＣ生成ビ
ットチェック方式を提供することを目的とし、第１のＣ
ＲＣチェックビット生成回路でＣＲＣチェックビットが
正しく生成されていることを、第２のＣＲＣチェックビ
ット生成手段にて生成したＣＲＣチェックビットとＣＲ
Ｃチェックビット比較手段により比較することにより送
信側で確認し、伝送路および受信側に対しては、第２の
ＣＲＣチェックビット生成手段の内部にて生成したＣＲ
Ｃチェックビットを選択手段を経由して送出し、受信側
で受信データの正常性を確認できるように構成する。
生成ビットチェック方式に関し、第１のＣＲＣチェック
ビット生成回路の正常動作を送信側で確認し、伝送路お
よび受信側に対しては、第２のＣＲＣチェックビット生
成手段の内部で生成したＣＲＣチェックビットを送出し
、受慣例で受信データの正常性を確認するＣＲＣ生成ビ
ットチェック方式を提供することを目的とし、第１のＣ
ＲＣチェックビット生成回路でＣＲＣチェックビットが
正しく生成されていることを、第２のＣＲＣチェックビ
ット生成手段にて生成したＣＲＣチェックビットとＣＲ
Ｃチェックビット比較手段により比較することにより送
信側で確認し、伝送路および受信側に対しては、第２の
ＣＲＣチェックビット生成手段の内部にて生成したＣＲ
Ｃチェックビットを選択手段を経由して送出し、受信側
で受信データの正常性を確認できるように構成する。
本発明は、シリアルデータ伝送で、エラー検出に使用さ
れるＣＲＣ生成ビットチェック方式に関する。
れるＣＲＣ生成ビットチェック方式に関する。
データ伝送における誤り制御には様々な方法がある。そ
の中でもＣＲＣ方法は、少ない冗長度で、ランダム誤り
やバースト誤りに対する検出、訂正能力の高い方式であ
り、データ伝送に広く利用されている。
の中でもＣＲＣ方法は、少ない冗長度で、ランダム誤り
やバースト誤りに対する検出、訂正能力の高い方式であ
り、データ伝送に広く利用されている。
その方法は送信デＪ夕を生成多項式により割算を行い、
その余りをＣＲＣチェックビットとし、データに付加し
て伝送する。
その余りをＣＲＣチェックビットとし、データに付加し
て伝送する。
受信側では、送信側と同様に、受信データを送信側と同
じ生成多項式で割算を行い、その余りをＣＲＣチェック
ビットとし、受信側で生成したＣＲＣチェックビットと
送信されてきたＣＲＣチェックビットが同じであればデ
ータは正しく受信したものと判断する。
じ生成多項式で割算を行い、その余りをＣＲＣチェック
ビットとし、受信側で生成したＣＲＣチェックビットと
送信されてきたＣＲＣチェックビットが同じであればデ
ータは正しく受信したものと判断する。
しかし、ＣＲＣチェックビットのチエツクでエラーが発
生したときには、ＣＲＣチェックビットの生成時にエラ
ーが発生したか、伝送路あるいは受信側のエラーである
か切り分けが難しいという問題点が生ずる。
生したときには、ＣＲＣチェックビットの生成時にエラ
ーが発生したか、伝送路あるいは受信側のエラーである
か切り分けが難しいという問題点が生ずる。
そこで、送信側で生成されたＣＲＣチェックビットが正
しいか、否かを簡単に確認できるチエツク方式が必要と
なる。
しいか、否かを簡単に確認できるチエツク方式が必要と
なる。
第３図は従来例を説明するブロック図を示す。
第３図に示す従来例は、
送信データを生成多項式で割算を行い、ＣＲＣチェック
ビットを生成するＣＲＣチェックビット生成回路１０と
、 送信データにＣＲＣチェックビットを付加する、ＣＲＣ
チェックビット付加回路４０とを具備している。
ビットを生成するＣＲＣチェックビット生成回路１０と
、 送信データにＣＲＣチェックビットを付加する、ＣＲＣ
チェックビット付加回路４０とを具備している。
このような構成において、ＣＲＣチェックビット生成回
路１０の正常動作を確認するには、パソコン６０により
同一シリアルデータと生成多項式を演算しＣＲＣチェッ
クビットを生成しく同様な演算が可能であれば、パソコ
ンとは限らない）、ＣＲＣチェックビット生成回路１０
で生成したＣＲＣチェックビットと比較する。
路１０の正常動作を確認するには、パソコン６０により
同一シリアルデータと生成多項式を演算しＣＲＣチェッ
クビットを生成しく同様な演算が可能であれば、パソコ
ンとは限らない）、ＣＲＣチェックビット生成回路１０
で生成したＣＲＣチェックビットと比較する。
上述の従来例では、送信装置にはＣＲＣチェックビット
をチエツクする機能がなく、チエツクを行う必要が住し
たときには、その都度送信装置の外部にパソコン準備し
、同一演算を行い、ＣＲＣチェックビットを生成し、こ
れと、送信装置で生成したＣＲＣチェックビットとを比
較していた。
をチエツクする機能がなく、チエツクを行う必要が住し
たときには、その都度送信装置の外部にパソコン準備し
、同一演算を行い、ＣＲＣチェックビットを生成し、こ
れと、送信装置で生成したＣＲＣチェックビットとを比
較していた。
また、受信側でＣＲＣチエツクエラーが発生したとき、
エラーが発生原因がＣＲＣチェックビット生成回路にあ
るのか、伝送路を含んだ受信側にあのか切り分けが困難
である。
エラーが発生原因がＣＲＣチェックビット生成回路にあ
るのか、伝送路を含んだ受信側にあのか切り分けが困難
である。
本発明は、第１のＣＲＣチェックビット生成回路の正常
動作を送信側で確認し、伝送路および受信側に対しては
、第２のＣＲＣチェツ、クビット生成手段の内部で生成
したＣＲＣチェックビットを送出し、受信側で受信デー
タの正常性を確認するＣＲＣ生成ビットチェック方式を
提供することを目的とする。
動作を送信側で確認し、伝送路および受信側に対しては
、第２のＣＲＣチェツ、クビット生成手段の内部で生成
したＣＲＣチェックビットを送出し、受信側で受信デー
タの正常性を確認するＣＲＣ生成ビットチェック方式を
提供することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す原理ブロック図中の１０は第１のＣＲＣチ
ェックビット生成回路であり、２０は送信データに、Ｃ
ＲＣチェックビットを付加するＣＲＣチェックビット付
加回路であり、３０はＣＲＣチェックビットを同一送信
データより生成、および自回路内で生成可能な第２のＣ
ＲＣチェックビット生成手段であり、 ４０は第１のＣＲＣチェックビット生成回路で生成した
ＣＲＣチェックビットと、第２のＣＲＣチェックビット
生成手段で生成したチェックビットとを比較するＣＲＣ
チェックビット比較手段であり、 ５０は前記第１のＣＲＣチェックビット生成回路と、前
記第２のＣＲＣチェックビット生成手段で生成したＣＲ
Ｃチェックビットの何れかを選択する選択手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
ェックビット生成回路であり、２０は送信データに、Ｃ
ＲＣチェックビットを付加するＣＲＣチェックビット付
加回路であり、３０はＣＲＣチェックビットを同一送信
データより生成、および自回路内で生成可能な第２のＣ
ＲＣチェックビット生成手段であり、 ４０は第１のＣＲＣチェックビット生成回路で生成した
ＣＲＣチェックビットと、第２のＣＲＣチェックビット
生成手段で生成したチェックビットとを比較するＣＲＣ
チェックビット比較手段であり、 ５０は前記第１のＣＲＣチェックビット生成回路と、前
記第２のＣＲＣチェックビット生成手段で生成したＣＲ
Ｃチェックビットの何れかを選択する選択手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
送信側では、第１のＣＲＣチェックビット生成回路１０
により、送信データを生成多項式で割算し生成したＣＲ
Ｃチェックビットと、同一演算を第２のＣＲＣチエツク
・ビット生成手段３０で実行させ、生成したＣＲＣチェ
ックビットとをＣＲＣチェックビット比較手段４０で比
較することにより、第１のＣＲＣチェックビット生成回
路１０が正常に動作していることを送信側で確認し、伝
送路および受信側に対しては、第２のＣＲＣチェックビ
ット生成手段３０の内部で生成したＣＲＣチェックビッ
トを選択手段５０を通して送信し、受信側で受信データ
の正常性を確認することにより、データ伝送が正しく行
われていることを確認することが可能となる。
により、送信データを生成多項式で割算し生成したＣＲ
Ｃチェックビットと、同一演算を第２のＣＲＣチエツク
・ビット生成手段３０で実行させ、生成したＣＲＣチェ
ックビットとをＣＲＣチェックビット比較手段４０で比
較することにより、第１のＣＲＣチェックビット生成回
路１０が正常に動作していることを送信側で確認し、伝
送路および受信側に対しては、第２のＣＲＣチェックビ
ット生成手段３０の内部で生成したＣＲＣチェックビッ
トを選択手段５０を通して送信し、受信側で受信データ
の正常性を確認することにより、データ伝送が正しく行
われていることを確認することが可能となる。
以下本発明の要旨を第２図に示す実施例により具体的に
説明する。
説明する。
第２図は本発明の詳細な説明するブロック図を示す。
第２図に示す本発明の実施例は第１図で説明した第１の
ＣＲＣチェックビット生成手段ｔＯ，ＣＲＣチェックビ
ット付加手段２０は、第３図で説ＣＲＣチェックビット
生成回路１０．ＣＲＣチェックビット付加回路２０と同
一構成、機能を持つものであり、 ＣＲＣチェックビット生成手段３０として、送信データ
および自回路内の設定にてＣＲＣチェックビットを生成
可能なＣＲＣチェックビット生成回路３２と、ＣＲＣチ
ェックビットを設定するための設定スイッチ３３ （１
）〜３３（ｎ）と、設定スイッチ３３ （１）〜３３
（ｎ）とＣＲＣチェックビット生成回路３２のインタフ
ェースとるインタフェース回路３４よりなる第２のＣＲ
Ｃチェックビット生成回路３１、 ＣＲＣチェックビット比較手段４０として、第１のＣＲ
Ｃチェックビット生成回路１０で生成したＣＲＣチェッ
クビットと、第２のＣＲＣチェックビット生成回路３１
で生成したＣＲＣチェックビットを比較し、正常動作で
あるか否かを出力する比較回路４１、 選択回路５０として、切換スイッチ５１、からなってい
る。
ＣＲＣチェックビット生成手段ｔＯ，ＣＲＣチェックビ
ット付加手段２０は、第３図で説ＣＲＣチェックビット
生成回路１０．ＣＲＣチェックビット付加回路２０と同
一構成、機能を持つものであり、 ＣＲＣチェックビット生成手段３０として、送信データ
および自回路内の設定にてＣＲＣチェックビットを生成
可能なＣＲＣチェックビット生成回路３２と、ＣＲＣチ
ェックビットを設定するための設定スイッチ３３ （１
）〜３３（ｎ）と、設定スイッチ３３ （１）〜３３
（ｎ）とＣＲＣチェックビット生成回路３２のインタフ
ェースとるインタフェース回路３４よりなる第２のＣＲ
Ｃチェックビット生成回路３１、 ＣＲＣチェックビット比較手段４０として、第１のＣＲ
Ｃチェックビット生成回路１０で生成したＣＲＣチェッ
クビットと、第２のＣＲＣチェックビット生成回路３１
で生成したＣＲＣチェックビットを比較し、正常動作で
あるか否かを出力する比較回路４１、 選択回路５０として、切換スイッチ５１、からなってい
る。
上述の構成において、第１のＣＲＣチェックビット生成
回路１０で、入力データを生成多項式で割算を行い、Ｃ
ＲＣチェックビットを生成し、第２のＣＲＣチェックビ
ット生成手段３１で同一データと同一生成多項式からＣ
ＲＣチェックビットを生成させ、この２つのチェックビ
ットをＣＲＣチェックビット比較回路２１で比較するこ
とにより、第１のＣＲＣチェックビット生成回路１０が
正常に動作していることを送信側で確認できる。
回路１０で、入力データを生成多項式で割算を行い、Ｃ
ＲＣチェックビットを生成し、第２のＣＲＣチェックビ
ット生成手段３１で同一データと同一生成多項式からＣ
ＲＣチェックビットを生成させ、この２つのチェックビ
ットをＣＲＣチェックビット比較回路２１で比較するこ
とにより、第１のＣＲＣチェックビット生成回路１０が
正常に動作していることを送信側で確認できる。
伝送路および受信側に対しては設定スイッチ３３ （１
） 〜３３ （ｎ）により、ＣＲＣチェックビットを設
定し、インタフェース回路３４を介してＣＲＣチェック
ビット生成回路３２から送信できる。 この設定スイッ
チ３３ （１）〜３３（ｎ）により、誤ったＣＲＣチ
ェックビットを設定し、送出したにもかかわらず、受信
側でＣＲＣエラーとならなかったときには、受信側に異
常があると判断することができる。
） 〜３３ （ｎ）により、ＣＲＣチェックビットを設
定し、インタフェース回路３４を介してＣＲＣチェック
ビット生成回路３２から送信できる。 この設定スイッ
チ３３ （１）〜３３（ｎ）により、誤ったＣＲＣチ
ェックビットを設定し、送出したにもかかわらず、受信
側でＣＲＣエラーとならなかったときには、受信側に異
常があると判断することができる。
上述のように、ＣＲＣチェックビット生成の確認と、障
害が発生したときの切り分けを簡単に行うことができる
。
害が発生したときの切り分けを簡単に行うことができる
。
以上のような本発明によれば、送信側の第１のＣＲＣチ
ェックビット生成回路の正常動作を送信側で簡単にチエ
ツクすることが可能となり、また伝送路および受信側に
対しては、第２のＣＲＣチェックビット生成回路でＣＲ
Ｃチェックビットを自由に設定して送出することが可能
であるので、受信データの正常性をチエツクすることに
より、正しくデータ伝送が行われているかの確認を簡単
に行うことが可能となる。
ェックビット生成回路の正常動作を送信側で簡単にチエ
ツクすることが可能となり、また伝送路および受信側に
対しては、第２のＣＲＣチェックビット生成回路でＣＲ
Ｃチェックビットを自由に設定して送出することが可能
であるので、受信データの正常性をチエツクすることに
より、正しくデータ伝送が行われているかの確認を簡単
に行うことが可能となる。
図において、
１０は第１のＣＲＣチェックビット生成回路、２０はＣ
ＲＣチエツク°ビット付加回路、３０は第２のＣＲＣチ
ェックビット生成手段、３１は第２のＣＲＣチェックビ
ット生成回路、３２はＣＲＣチェックビット生成回路、
３３ （１）〜３３（ｎ）は設定スイッチ、３４はイン
タフェース回路、 ４０はＣＲＣチェックビット比較手段、４１はＣＲＣチ
ェックビット比較回路、５０は選択手段、 ５１は切換スイッチ、 ６０はパソコン、 をそれぞれ示す。
ＲＣチエツク°ビット付加回路、３０は第２のＣＲＣチ
ェックビット生成手段、３１は第２のＣＲＣチェックビ
ット生成回路、３２はＣＲＣチェックビット生成回路、
３３ （１）〜３３（ｎ）は設定スイッチ、３４はイン
タフェース回路、 ４０はＣＲＣチェックビット比較手段、４１はＣＲＣチ
ェックビット比較回路、５０は選択手段、 ５１は切換スイッチ、 ６０はパソコン、 をそれぞれ示す。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 本発明の詳細な説明するブロック図 第２図
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 本発明の詳細な説明するブロック図 第２図
Claims (1)
- 【特許請求の範囲】 シリアルデータ伝送で、第１のＣＲＣチェックビット生
成回路（１０）にて、送信するデータを生成多項式で割
算を行い、ＣＲＣチェックビットを生成し、受信側でＣ
ＲＣチェックビットをチェックすることによりエラー検
出を行う、ＣＲＣ生成ビットチェック方式において、 ＣＲＣチェックビットの生成を、送信データおよび自回
路内の設定により、行うことができる第２のＣＲＣチェ
ックビット生成手段（３０）と、前記第１のＣＲＣチェ
ックビット生成回路（１０）で生成したＣＲＣチェック
ビットと前記第２のＣＲＣチェックビット生成手段（３
０）で生成したチェックビットとを比較するＣＲＣチェ
ックビット比較手段（４０）と、 前記第１のＣＲＣチェックビット生成回路（１０）と、
前記第２のＣＲＣチェックビット生成手段（３０）で生
成したＣＲＣチェックビットの何れかを選択する選択手
段（５０）とを設け、２つのＣＲＣチェックビットを比
較することにより、前記第１のＣＲＣチェックビット生
成回路（１０）の正常動作を送信側で確認し、伝送路お
よび受信側に対しては第２のＣＲＣチェックビット生成
手段（３０）の内部で生成したＣＲＣチェックビットを
送出し、受信データの正常性を確認することを特徴とす
るＣＲＣ生成ビットチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042089A JPH02209022A (ja) | 1989-02-09 | 1989-02-09 | Ｃｒｃ生成ビットチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042089A JPH02209022A (ja) | 1989-02-09 | 1989-02-09 | Ｃｒｃ生成ビットチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209022A true JPH02209022A (ja) | 1990-08-20 |
Family
ID=12303461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042089A Pending JPH02209022A (ja) | 1989-02-09 | 1989-02-09 | Ｃｒｃ生成ビットチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012108023A1 (ja) * | 2011-02-09 | 2012-08-16 | 富士通株式会社 | 情報処理装置、情報処理システム及びデータ転送方法 |
-
1989
- 1989-02-09 JP JP3042089A patent/JPH02209022A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012108023A1 (ja) * | 2011-02-09 | 2012-08-16 | 富士通株式会社 | 情報処理装置、情報処理システム及びデータ転送方法 |
| JPWO2012108023A1 (ja) * | 2011-02-09 | 2014-07-03 | 富士通株式会社 | 情報処理装置、情報処理システム及びデータ転送方法 |
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