JPH02206207A - ユニティカプラ増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、ＩＣ化に適したユニティカプラ増幅器に関
するものである。

（従来の技術） 増幅器の利得安定化法として第９図に示すようなユニテ
ィカプラ法がある。この増幅回路の利得には次式で表さ
れる。

Ｋ−Ａ／　　　（１−Ａ’　　　拳　β　’　　　＋　
Ａ　　・　β　）　　　　　　　・・・　（１）ここで
Ａは主増幅器２１の利得、Ａ′は副増幅器２３の利得、
βは負帰還回路２２の帰還率、β′は正帰還回路２４の
帰還率である。正帰還系のループ利得Ａ′　・β′−１
ならば、（１）式はに一１／βとなる。従って、負帰還
回路２２が受動素子など帰還率βの変動のないもので構
成されていれば、増幅回路の利得には、主増幅器２１の
利得Ａ及びその変動に依らず安定となる。

しかし、このような構成の増幅回路を実現するには主増
幅器２１とは別にループ利得Ａ′　・β′−１を作り出
す回路が必要となり回路が大きくなるという問題がある
。

また、第１０図に示すように、ユニティカプラ増幅器を
三極管２５を用いた主増幅器のみで構成した例がある（
板本　房：　「増幅回路Ｊｐｐ、２０１、コロナ社）。

しかし、このユニティカプラ増幅器では、帰還回路にコ
イルが使用されており、ＩＣ化に適していない。

（発明が解決しようとする課題） 第９図に示した従来例は回路が大型になり、また、第１
０図に示した他の従来例はコイルが使用されているため
、何れの従来例もＩＣ化に適していない。

そこで、この発明は、ＩＣ化に適するような、小型のユ
ニティカプラ増幅器を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記課題を解決するために、第１の発明は、第１のＦＥ
Ｔのソースと第２のＦＥＴのソースを共に第１のインピ
ーダンスの一端に接続し、第３のＦＥＴのソースと前記
第２のＦＥＴのドレインを接続し、該第３のＦＥＴのゲ
ートと前記第１のＦＥＴのドレインを接続し、前記第１
のＦＥＴのドレインを第２のインピーダンスの一端に接
続し、前記第３のＦＥＴのドレインを第３のインピーダ
ンスの一端に接続し、前記第１、第２、第３のインピー
ダンスの各他端をそれぞれＡＣ的に接地し、前記第１の
ＦＥＴのゲートを第１の入力端子、前記第２のＦＥＴの
ゲートを第２の入力端子、前記第１のＦＥＴのドレイン
を出力端子とする差動増幅器と、該差動増幅器に縦列に
接続した反転増幅器と、該反転増幅器の出力端子と前記
差動増幅器の第２の入力端子の間に接続した帰還回路と
を有し、前記差動増幅器の第１の入力端子、前記反転増
幅器の出力端子を、それぞれ入力端子、出力端子として
構成してなることを要旨とする。

また、第２の発明は、第１のＦＥＴのソースと第２のＦ
ＥＴのソースを共に第１のインピーダンスの一端に接続
し、第３のＦＥＴのソースと前記第２のＦＥＴのドレイ
ンを接続し、該第３のＦＥＴのゲートと前記第１のＦＥ
Ｔのドレインを接続し、前記第１のＦＥＴのドレインを
第２のインピダンスの一端に接続し、前記第３のＦＥＴ
のドレインを第３のインピーダンスの一端に接続し、前
記第１、第２、第３のインピーダンスの各他端をそれぞ
れＡＣ的に接地し、前記第１のＦＥＴのゲートを第１の
入力端子、前記第２のＦＥＴのゲートを第２の入力端子
、前記第１のＦＥＴのドレインを出力端子とする差動増
幅器と、該差動増幅器に縦列に接続した非反転増幅器と
、該非反転増幅器の出力端子と前記差動増幅器の第１の
入力端子の間に接続した帰還回路とを有し、前記差動増
幅器の第２の入力端子、前記非反転増幅器の出力端子を
、それぞれ入力端子、出力端子として構成してなること
を要旨とする。

（作用） 上記第１、第２の発明の作用を第１図ないし第４図を用
いて説明する。

まず第１図の（Ａ）、（Ｂ）に示すような増幅回路を考
える。同図中、１．２は第１、第２のＦＥＴであり、両
ＦＥＴＩ、２のソースは共に第１のインピーダンスで構
成される定電流源１９に接続されている。第１のＦＥＴ
Ｉのドレインは第２のインピーダンスである抵抗Ｒ１に
接続され、第２のＦＥＴ２のドレインは第３のインピー
ダンスである抵抗Ｒ２に接続されている。また、第１の
ＦＥＴＩのドレインから第２のＦＥＴ２のドレインに、
利得Ａ′　・β′の増幅器１０により帰還がかけられて
いる。このような構成により、第１のＦＥＴＩのゲート
を第１の入力端子１１、第２０ＦＥＴ２のゲートを第２
の入力端子１２、第１のＦＥＴＩのドレインを出力端子
１３とする差動増幅器１００が構成されている。

そして、第１の発明に相当する第１図（Ａ）の回路では
、この差動増幅器１００と利得Ａの反転増幅器２００が
縦列に接続され、その反転増幅器２００の出力端子と差
動増幅器１００の第２の入力端子１２との間に、受動素
子など変動のないもので構成された帰還率βの帰還回路
４００で帰還がかけられている。ユニティカプラ増幅器
は差動増幅器１００の第１の入力端子を入力端子１１と
し、反転増幅器２００の出力端子を出力端子１４として
構成されている。

また、第２の発明に相当する第１図ＣＢ）の回路では、
差動増幅器１００と利得Ａの非反転増幅器３００が縦列
に接続され、その非反転増幅器３００の出力端子と差動
増幅器１００の第１の入力端子１１との間に帰還回路４
００で帰還がかけられている。ユニティカプラ増幅器は
差動増幅器１００の第２の入力端子を入力端子１２とし
、非反転増幅器３００の出力端子を出力端子として構成
されている。

いま、第２図のように差動増幅器１００の部分を電圧制
御電流源の等価回路を使用して解析すると、第１図（Ａ
）のユニティカプラ増幅回路の利得には次式で表される
。

Ｋ−ｇｍ−ｒ−Ａ／　（１−Ａ’　　・β′＋２ｒ／Ｒ
Ｉ十ｇｍ１１ｒＩＩＡ１１β）・・・（２） 但し、ｇｍはＦＥＴＩ　２の相互コンダクタンス、「は
ソース・ドレイン間抵抗に相当する。抵抗Ｒ１の値が十
分に大きい場合、（２）式は次式のようになる。

Ｋ■ｇｍ・「φＡ ／（１−Ａ’　　・β′　十ｇｍ−ｒ−Ａ・β）・・・
（３） Ａ・′　β′−１のとき、（３）式はに一１／βとなり
、ユニティカプラ効果が現れる。第１図（Ｂ）の回路に
ついても、結果は上記と同様である。

次に、第３図のように利得Ａ′　・β′の増幅器１０を
第３のＦＥＴ４で構成した場合を考える。

第３のＦＥＴ４を第４図に示すように電圧制御電流源の
等価回路を使用して解析すると、同図中、ａＳｂ間の利
得Ａ′　・β′は次式のようになる。

Ａ′　・β’　−Ｘ／Ｙ　　　　　　　　　　　・・・
（４）但し、Ｘ１Ｙはそれぞれ次式で表される。

Ｘ−ｇｍ’　＋１／ｒ−（ｇｍ／ｒ’　）（１／　（１
／Ｒ１＋　１／ｒ’　））＋　１　／　Ｒ２ Ｙ−ｇｍ’　＋１／ｒ−（ｇｍ／ｒ’　）［：１／　（
１／Ｒ＋　＋１．／ｒ’　））＋ｌ／ｒ’　−（１／ｒ
”　） （１／　（１／Ｒ＋　＋１／ｒ’　））上記（４）式か
らＲ１及びＲ２の値が十分に大きければＡ′　・β′→
１となって前述のようにユニティカプラ効果が現れる。

そして、第１及び第２の発明に係るユニティカプラ増幅
器においてＡ′　・β′−１を作り出す回路がＦＥＴの
みの簡単な回路で実現できるため、回路の小型化が可能
であり、ＩＣ化に適したものとなる。

（実施例） 以下、この発明の実施例を図面に基づいて説明する。

第５図は、この発明の一実施例を示す図である。

なお、第５図および後述の第６図において、前記第１図
及び第３図における機器及び素子等と同一ないし均等の
ものは、前記と同一符号を以って示し、重複した説明を
省略する。

この実施例では差動増幅器１０１における第１の高イン
ピーダンスが、ＦＥＴ９のゲートとソースを短絡して定
電流源とすることにより構成されている。第２、第３の
高インピーダンスは、ＦＥＴ５と６．７と８で構成され
るカレントミラー回路による定電流回路を直列に接続す
ることで構成されている。上記のＦＥＴ９及びカレント
ミラー回路の各他端は、それぞれＡＣ的に接地されてい
る。

また、反転増幅器２０１はＦＥＴ１５．１６等を用いた
ソース接地増幅器で構成され、帰還回路４０１は抵抗Ｒ
３Ｒ４による抵抗分割器で構成されている。

一方、第６図に示すこの発明の他の実施例では、差動増
幅器１０２における第２、第３の高インピーダンスがＦ
ＥＴ５と６で構成されるカレントミラー回路による定電
流回路で構成されている。また、非反転増幅器３０１は
、ＦＥＴ１７．１８等を用いたドレイン接地増幅器で構
成されている。

上述の両実施例において、ユニティカプラ効果の現われ
る作用は、前述の（２）〜（４）式等を用いて説明した
場合と同様である。

第７図は、第５図に示す一実施例に係るユニティカプラ
増幅器と、このユニティカプラ増幅器における差動増幅
器１０１の部分を、第８図に示す通常の差動増幅器とし
た負帰還増幅器とについて、ＦＥＴの相互コンダクタン
スｇｍの変動に対するそれぞれの増幅回路の利得の変動
をシミュレーションで比較した結果を示している。但し
、ｇｍの変動のないとき両回路とも利得は５である。こ
の比較結果から、特性線ｄで示すこの実施例のものは、
特性線ｅで示す比較例よりも、利得が非常に安定してい
る。第６図に示す他の実施例についても、この比較結果
は同じである。

［発明の効果］ 以上説明したように、第１、第２の発明によれば、差動
増幅器内における利得Ａ′　・β′−１を作り出す回路
をＦＥＴのみの簡単な回路で実現し、また、反転、非反
転増幅器はＦＥＴ等を用いて構成することができ、帰還
回路は抵抗等の受動素子を用いて構成することができる
ため、回路の小型化が可能になってＩＣ化に適したユニ
ティカプラ増幅器を提供することができる。

また、ユニティカプラ増幅器の応用例として、マイクロ
波アクティブフィルタがあり、このアクティブフィルタ
は一般に増幅器と選択性帰還素子から構成されるが、高
Ｑのフィルタ特性を実現するには、フィルタを構成する
増幅器に高い利得安定性が必要である。これに対し、こ
の発明のユニティカプラ増幅器は従来の負帰還増幅器で
は実現困難であったマイクロ波帯においても優れた利得
安定性を実現することができ、また上述のようにＩＣ化
に適しているため、高Ｑのフィルタ特性を有する超小型
マイクロ波アクティブフィルタを実現するのに極めて好
適である。

【図面の簡単な説明】

第１図はこの発明に係るユニティカプラ増幅器の原理を
説明するための回路図、第２図は第１図（Ａ）の回路の
等価回路図、第３図は第１図（Ａ）の回路において増幅
器Ａ′　・β′をＦＥＴで構成したときの回路図、第４
図は第３図の回路の等価回路図、第５図はこの発明の一
実施例を示す回路図、第６図はこの発明の他の実施例を
示す回路図、第７図はこの発明の一実施例におけるＦＥ
Ｔのｇｍの変動に対する利得の変動特性を比較例ととも
に示す特性図、第８図は通常の差動増幅器の回路図、第
９図は従来のユニティカプラ増幅器の原理図、第１０図
はユニティカプラ増幅器の他の従来例を示す回路図であ
る。 １．２．４：第１、第２、第３のＦＥＴ、５．６．７．
８：第２、第３の高インピーダンスとなるカレントミラ
ー回路を構成するＦＥＴ。 ９：第１の高インピーダンスを構成するＦＥＴ。 １１．１２：差動増幅器の第１、第２の入力端子、 １３：差動増幅器の出力端子、 １４：出力端子、 １００．１０１，１０２：差動増幅器、２００．２０１
；反転増幅器、 ３００．３０１：非反転増幅器。 ４００．４０１：帰還回路。 代理人　　弁理士　　三　好　　秀　和第２図 第１図（Ｂ） 第３図 第６図 第７図 第８図

Claims (2)

【特許請求の範囲】
1. （１）第１のＦＥＴのソースと第２のＦＥＴのソースを
   共に第１のインピーダンスの一端に接続し、第３のＦＥ
   Ｔのソースと前記第２の ＦＥＴのドレインを接続し、該第３のＦＥＴのゲートと
   前記第１のＦＥＴのドレインを接続し、前記第１のＦＥ
   Ｔのドレインを第２のインピーダンスの一端に接続し、
   前記第３のＦＥＴのドレインを第３のインピーダンスの
   一端に接続し、前記第１、第２、第３のインピーダンス
   の各他端をそれぞれＡＣ的に接地し、前記第１のＦＥＴ
   のゲートを第１の入力端子、前記第２のＦＥＴのゲート
   を第２の入力端子、前記第１のＦＥＴのドレインを出力
   端子とする差動増幅器と、 該差動増幅器に縦列に接続した反転増幅器 と、 該反転増幅器の出力端子と前記差動増幅器 の第２の入力端子の間に接続した帰還回路とを有し、 前記差動増幅器の第１の入力端子、前記反 転増幅器の出力端子を、それぞれ入力端子、出力端子と
   して構成してなることを特徴とするユニティカプラ増幅
   器。
2. （２）第１のＦＥＴのソースと第２のＦＥＴのソースを
   共に第１のインピーダンスの一端に接続し、第３のＦＥ
   Ｔのソースと前記第２の ＦＥＴのドレインを接続し、該第３のＦＥＴのゲートと
   前記第１のＦＥＴのドレインを接続し、前記第１のＦＥ
   Ｔのドレインを第２のインピーダンスの一端に接続し、
   前記第３のＦＥＴのドレインを第３のインピーダンスの
   一端に接続し、前記第１、第２、第３のインピーダンス
   の各他端をそれぞれＡＣ的に接地し、前記第１のＦＥＴ
   のゲートを第１の入力端子、前記第２のＦＥＴのゲート
   を第２の入力端子、前記第１のＦＥＴのドレインを出力
   端子とする差動増幅器と、 該差動増幅器に縦列に接続した非反転増幅 器と、 該非反転増幅器の出力端子と前記差動増幅 器の第１の入力端子の間に接続した帰還回路とを有し、 前記差動増幅器の第２の入力端子、前記非 反転増幅器の出力端子を、それぞれ入力端子、出力端子
   として構成してなることを特徴とするユニティカプラ増
   幅器。