JP2938108B2 - 帰還回路網のオフセット低減回路 - Google Patents
帰還回路網のオフセット低減回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、制御電流源を用いて構成された帰還回路網
のオフセット低減回路に関する。
のオフセット低減回路に関する。
（従来の技術） 近年、オーディオ・ビジュアル機器や通信機機におい
て、アクティブフィルタの小型化、ローコスト化を図る
ために、キャパシタを含めてモノリシックIC化すること
が行なわれている。モノリシックIC化したアクティブフ
ィルタの例として、文献:1984 IEE Conference,Mobile
Radio System and Techniques,“Andio Frequency Gyra
tor Filters for anlntegrated Radio Paging Receive
r"に記載されているダイレクトコンバージョン方式の無
線ページング受信機に用いる隣接チャネルの信号を除去
するためのローパスフィルタICがある。
て、アクティブフィルタの小型化、ローコスト化を図る
ために、キャパシタを含めてモノリシックIC化すること
が行なわれている。モノリシックIC化したアクティブフ
ィルタの例として、文献:1984 IEE Conference,Mobile
Radio System and Techniques,“Andio Frequency Gyra
tor Filters for anlntegrated Radio Paging Receive
r"に記載されているダイレクトコンバージョン方式の無
線ページング受信機に用いる隣接チャネルの信号を除去
するためのローパスフィルタICがある。
このフィルタはラダー型のLCフィルタを基本としてお
り、インダクタの機能をジャイレータとキャパシタによ
り実現することでIC化を可能にしている。
り、インダクタの機能をジャイレータとキャパシタによ
り実現することでIC化を可能にしている。
第４図は上記文献に記載されたフィルタの回路構成図
であり、第５図はその原型となるラダー型LCフィルタの
回路図である。文献に記載されているため詳細な説明は
省くが、このフィルタは制御電流源４〜10とキャパシタ
C1〜C5からなる。制御電流源4,5により信号源１に対し
て直列に接続されたフローティング型の可変抵抗回路R1
を構成し、制御電流源６〜９とキャパシタC1〜C5により
第５図のキャパシタC1,C3,C5およびインダクタL1,L2を
構成し、制御電流源10により出力端子11,12間に接続さ
れた可変抵抗回路R2を構成している。
であり、第５図はその原型となるラダー型LCフィルタの
回路図である。文献に記載されているため詳細な説明は
省くが、このフィルタは制御電流源４〜10とキャパシタ
C1〜C5からなる。制御電流源4,5により信号源１に対し
て直列に接続されたフローティング型の可変抵抗回路R1
を構成し、制御電流源６〜９とキャパシタC1〜C5により
第５図のキャパシタC1,C3,C5およびインダクタL1,L2を
構成し、制御電流源10により出力端子11,12間に接続さ
れた可変抵抗回路R2を構成している。
制御電流源は第６図に示すように差動トランジスタQ
11〜Q14と電流源トランジスタQ15〜Q18からなる差動増
幅回路を用いて構成されている。この制御電流源は、電
流源トランジスタQ15〜Q18の電流値Igの制御により出力
電流ioが変化する回路であり、トランスコンダクタとも
呼ばれる。
11〜Q14と電流源トランジスタQ15〜Q18からなる差動増
幅回路を用いて構成されている。この制御電流源は、電
流源トランジスタQ15〜Q18の電流値Igの制御により出力
電流ioが変化する回路であり、トランスコンダクタとも
呼ばれる。
この第６図に示すような制御電流源は、線形動作ので
きる入力信号のレベル範囲（以下、線形動作範囲とい
う）は100mVppと狭い。従って、第４図のフィルタの前
段の回路に直流的なオフセットがあると、制御電流源の
線形動作範囲が更に狭められてしまい、安定したフィル
タ動作が得られない。前段の回路のオフセットの影響を
取り除くためには、フィルタと前段の回路との間に結合
用キャパシタを挿入すればよい。
きる入力信号のレベル範囲（以下、線形動作範囲とい
う）は100mVppと狭い。従って、第４図のフィルタの前
段の回路に直流的なオフセットがあると、制御電流源の
線形動作範囲が更に狭められてしまい、安定したフィル
タ動作が得られない。前段の回路のオフセットの影響を
取り除くためには、フィルタと前段の回路との間に結合
用キャパシタを挿入すればよい。
ところが、結合用キャパシタによりフィルタと前段の
回路とを直流的に遮断すると、トランジスタQ11〜Q18の
サチュレーション電流ISにばらつきがある場合、出力電
流ioに生じたオフセットが、通常低インピーダンスであ
る前段の回路で吸収されなくなってしまう。このため、
第４図におけるノードA,B,C,D,Eの直流電位は同一電位
とならず、結局、制御電流源の線形動作範囲が狭められ
てしまう。
回路とを直流的に遮断すると、トランジスタQ11〜Q18の
サチュレーション電流ISにばらつきがある場合、出力電
流ioに生じたオフセットが、通常低インピーダンスであ
る前段の回路で吸収されなくなってしまう。このため、
第４図におけるノードA,B,C,D,Eの直流電位は同一電位
とならず、結局、制御電流源の線形動作範囲が狭められ
てしまう。
第６図の可変電流源を第４図に適用した場合のオフセ
ットを定量的に見積もるための一例として、第６図のト
ランジスタQ15,Q16のサチュレーション電流ISが共に±
５％ばらついた場合、シミュレーションによれば基準電
位に対してノードＡ〜Ｅに最大±65mVpp（複号同順）の
オフセットを発生してしまうことが確認された。このオ
フセット量は、100mVppという制御電流源の線形動作範
囲に近い値であり、実効的な線形動作範囲を著しく狭め
てしまうことが理解されよう。
ットを定量的に見積もるための一例として、第６図のト
ランジスタQ15,Q16のサチュレーション電流ISが共に±
５％ばらついた場合、シミュレーションによれば基準電
位に対してノードＡ〜Ｅに最大±65mVpp（複号同順）の
オフセットを発生してしまうことが確認された。このオ
フセット量は、100mVppという制御電流源の線形動作範
囲に近い値であり、実効的な線形動作範囲を著しく狭め
てしまうことが理解されよう。
（発明が解決しようとする課題） 上述したように、制御電流源を用いたアクティブフィ
ルタなどの帰還回路網では、帰還回路網の入力側の直流
オフセットや、制御電流源を構成する差動増幅回路の素
子のばらつきによる制御電流源自体のオフセットによ
り、帰還回路網内に大きなオフセットが発生して制御電
流源の線形動作範囲が著しく狭くなり、安定した動作が
得られないという問題があった。
ルタなどの帰還回路網では、帰還回路網の入力側の直流
オフセットや、制御電流源を構成する差動増幅回路の素
子のばらつきによる制御電流源自体のオフセットによ
り、帰還回路網内に大きなオフセットが発生して制御電
流源の線形動作範囲が著しく狭くなり、安定した動作が
得られないという問題があった。
本発明はこのような問題を解決し、制御電流源を用い
て構成された帰還回路網のオフセットを効果的に低減さ
せるオフセット低減回路を提供することを目的とする。
て構成された帰還回路網のオフセットを効果的に低減さ
せるオフセット低減回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係るオフセット低減回路は、制御電流源を用
いて構成された帰還回路網の信号源に一端が接続された
結合用キャパシタと、この結合用キャパシタの他端と帰
還回路網の入力端との間に接続されたバッファ回路とを
有する。このバッファ回路は、直流的に出力インピーダ
ンスが制御電流源の出力インピーダンスより十分に小さ
いものとする。このようなバッファ回路は、例えばエミ
ッタフォロワにより実現できる。
いて構成された帰還回路網の信号源に一端が接続された
結合用キャパシタと、この結合用キャパシタの他端と帰
還回路網の入力端との間に接続されたバッファ回路とを
有する。このバッファ回路は、直流的に出力インピーダ
ンスが制御電流源の出力インピーダンスより十分に小さ
いものとする。このようなバッファ回路は、例えばエミ
ッタフォロワにより実現できる。
また、帰還回路網の入力段は、第１および第２の制御
電流源を有し、第１の制御電流源の非反転入力端子と非
反転出力端子および第２の制御電流源の反転出力端子を
結合して前記バッファ回路の非反転出力端子に接続し、
第２の電流源の非反転入力端子と非反転出力端子および
第１の制御電流源の反転出力端子を結合して前記入力段
の出力端子とし、第１の制御電流源の反転入力端子を前
記バッファ回路の反転出力端子に接続し、第２の制御電
流源の反転入力端子を固定電位点に接続して構成され
る。
電流源を有し、第１の制御電流源の非反転入力端子と非
反転出力端子および第２の制御電流源の反転出力端子を
結合して前記バッファ回路の非反転出力端子に接続し、
第２の電流源の非反転入力端子と非反転出力端子および
第１の制御電流源の反転出力端子を結合して前記入力段
の出力端子とし、第１の制御電流源の反転入力端子を前
記バッファ回路の反転出力端子に接続し、第２の制御電
流源の反転入力端子を固定電位点に接続して構成され
る。
（作用） 結合用キャパシタにより信号源が持つ直流オフセット
が帰還回路網に伝達されなくなるとともに、低出力イン
ピーダンスであるバッファ回路によって少なくとも入力
段に制御電流源を有する帰還回路網の入力端の直流電位
が一定に保たれる。これによって、帰還回路網の入力端
および内部でのオフセットが効果的に低減され、帰還回
路網の線形動作範囲が拡大され、動作の安定化が達成さ
れる。
が帰還回路網に伝達されなくなるとともに、低出力イン
ピーダンスであるバッファ回路によって少なくとも入力
段に制御電流源を有する帰還回路網の入力端の直流電位
が一定に保たれる。これによって、帰還回路網の入力端
および内部でのオフセットが効果的に低減され、帰還回
路網の線形動作範囲が拡大され、動作の安定化が達成さ
れる。
（実施例） 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の回路図であり、第４図に
示したフィルタに本発明のオフセット低減回路を適用し
た例を示している。信号源１に結合用キャパシタ２の一
端が接続され、このキャパシタ２の他端とフィルタの入
力段にあるフローティング型可変抵抗回路R1の入力端と
の間にバッファ回路３が挿入されている。
示したフィルタに本発明のオフセット低減回路を適用し
た例を示している。信号源１に結合用キャパシタ２の一
端が接続され、このキャパシタ２の他端とフィルタの入
力段にあるフローティング型可変抵抗回路R1の入力端と
の間にバッファ回路３が挿入されている。
第１図におけるフィルタの構成は第４図と同様であ
り、制御電流源4,5により信号源１に対して直列に接続
されたフローティング型の可変抵抗回路R1を構成し、制
御電流源６〜９とキャパシタC1〜C5により第５図のキャ
パシタC1,C3,C5及びインダクタL1,L2を構成し、制御電
流源10により出力端子11,12間に接続された可変抵抗回
路R2を構成している。
り、制御電流源4,5により信号源１に対して直列に接続
されたフローティング型の可変抵抗回路R1を構成し、制
御電流源６〜９とキャパシタC1〜C5により第５図のキャ
パシタC1,C3,C5及びインダクタL1,L2を構成し、制御電
流源10により出力端子11,12間に接続された可変抵抗回
路R2を構成している。
制御電流源は例えば第６図に示すように差動トランジ
スタQ11〜Q14と、電流源トランジスタQ15〜Q18からなる
差動増幅回路を用いて構成され、電流源トランジスタQ
15〜Q18の電流値Igの制御により出力電流ioが変化す
る。端子31,32はそれぞれ非反転および反転入力端子、
端子33,34はそれぞれ反転および非反転出力端子であ
り、制御電流源を表わす三角形のシンボルとの対応は第
７図に示す通りである。
スタQ11〜Q14と、電流源トランジスタQ15〜Q18からなる
差動増幅回路を用いて構成され、電流源トランジスタQ
15〜Q18の電流値Igの制御により出力電流ioが変化す
る。端子31,32はそれぞれ非反転および反転入力端子、
端子33,34はそれぞれ反転および非反転出力端子であ
り、制御電流源を表わす三角形のシンボルとの対応は第
７図に示す通りである。
ここで、帰還回路網の入力段であるフローティング型
可変抵抗回路R1は、このような構成の制御電流源4,5を
用い、第１の制御電流源４の非反転入力端子と非反転出
力端子および第２の制御電流源５の反転出力端子を結合
してバッファ回路３の非反転出力端子に接続し、第２の
電流源５の非反転入力端子と非反転出力端子および第１
の制御電流源４の反転出力端子を結合してフローティン
グ型可変抵抗回路R1の出力端子（ノードＡ）とし、さら
に第１の制御電流源４の反転入力端子をバッファ回路３
の反転出力端子に接続し、第２の制御電流源５の反転入
力端子を固定電位点（出力端子12）に接続して構成され
る。
可変抵抗回路R1は、このような構成の制御電流源4,5を
用い、第１の制御電流源４の非反転入力端子と非反転出
力端子および第２の制御電流源５の反転出力端子を結合
してバッファ回路３の非反転出力端子に接続し、第２の
電流源５の非反転入力端子と非反転出力端子および第１
の制御電流源４の反転出力端子を結合してフローティン
グ型可変抵抗回路R1の出力端子（ノードＡ）とし、さら
に第１の制御電流源４の反転入力端子をバッファ回路３
の反転出力端子に接続し、第２の制御電流源５の反転入
力端子を固定電位点（出力端子12）に接続して構成され
る。
第２図はバッファ回路３の具体的な構成例であり、ト
ランジスタQ21,Q22とそのエミッタ負荷としての電流源Q
23,Q24によるエミッタフォロワを主体として構成されて
いる。非反転入力端子21は信号源１に、反転入力端子22
は固定電位点にそれぞれ接続され、非反転出力端子23お
よび反転出力端子24は、フローティング型可変抵抗回路
R1における第１の制御電流源４の非反転入力端子および
反転入力端子にそれぞれ接続されている。
ランジスタQ21,Q22とそのエミッタ負荷としての電流源Q
23,Q24によるエミッタフォロワを主体として構成されて
いる。非反転入力端子21は信号源１に、反転入力端子22
は固定電位点にそれぞれ接続され、非反転出力端子23お
よび反転出力端子24は、フローティング型可変抵抗回路
R1における第１の制御電流源４の非反転入力端子および
反転入力端子にそれぞれ接続されている。
このようにバッファ回路３は本質的に低出力インピー
ダンスの特徴を持つエミッタフォロワにより構成されて
おり、その出力インピーダンスはエミッタ接地の差動増
幅回路からなる制御電流源により構成される可変抵抗回
路R1の出力インピーダンスに比較して十分に低い。
ダンスの特徴を持つエミッタフォロワにより構成されて
おり、その出力インピーダンスはエミッタ接地の差動増
幅回路からなる制御電流源により構成される可変抵抗回
路R1の出力インピーダンスに比較して十分に低い。
従って、可変抵抗回路R1における制御電流源4,5の出
力電流にオフセットが生じても、そのオフセット電流は
インピーダンスの低いバッファ回路３の出力側に吸収さ
れる。これにより制御電流源４の非反転入力端子の直流
電位は一定に保たれる。また、第２図におけるバッファ
回路３内の抵抗R21,R22の働きにより、制御電流源４の
非反転入力端子と反転入力端子の直流電位が等しくなる
ので、制御電流源４の反転入力端子の直流電位も一定に
保たれる。この結果、ノードA,B,C,D,Eの直流電位も一
定に保たれる。すなわち、帰還回路網であるフィルタ内
の各部のオフセットが低減される。
力電流にオフセットが生じても、そのオフセット電流は
インピーダンスの低いバッファ回路３の出力側に吸収さ
れる。これにより制御電流源４の非反転入力端子の直流
電位は一定に保たれる。また、第２図におけるバッファ
回路３内の抵抗R21,R22の働きにより、制御電流源４の
非反転入力端子と反転入力端子の直流電位が等しくなる
ので、制御電流源４の反転入力端子の直流電位も一定に
保たれる。この結果、ノードA,B,C,D,Eの直流電位も一
定に保たれる。すなわち、帰還回路網であるフィルタ内
の各部のオフセットが低減される。
また、信号源１が持つ直流オフセットは結合用キャパ
シタ２により阻止され、フィルタには伝達されない。な
お、結合用キャパシタ２が無い場合、信号源１が十分低
インピーダンスであればフィルタのオフセットは信号源
１に吸収されるが、信号源１自体の直流オフセットは除
去されない。結合用キャパシタ２を設けると、信号源１
の直流オフセットがフィルタに伝達されなくなるが、フ
ィルタのオフセットが吸収されなくなる。このように結
合用キャパシタ２を設けた場合のフィルタのオフセット
を除去するのがバッファ回路３の役割である。
シタ２により阻止され、フィルタには伝達されない。な
お、結合用キャパシタ２が無い場合、信号源１が十分低
インピーダンスであればフィルタのオフセットは信号源
１に吸収されるが、信号源１自体の直流オフセットは除
去されない。結合用キャパシタ２を設けると、信号源１
の直流オフセットがフィルタに伝達されなくなるが、フ
ィルタのオフセットが吸収されなくなる。このように結
合用キャパシタ２を設けた場合のフィルタのオフセット
を除去するのがバッファ回路３の役割である。
本発明者は、第６図の制御電流源を第４図の制御電流
源４〜10に用いた場合のオフセットの定量的に調べるた
めに、従来技術について行なったのと同様に第６図のト
ランジスタQ15,Q16のサチュレーション電流ISを共に±
５％ばらつかせてスパイス・シミュレーションを行なっ
た。その結果、ノードＡ〜Ｅのオフセットは基準電位に
対して最大±30mVppとなり、キャパシタ２およびバッフ
ァ回路３のない従来技術の場合のオフセット±65mVppに
対して半分以下に減少することが確認された。
源４〜10に用いた場合のオフセットの定量的に調べるた
めに、従来技術について行なったのと同様に第６図のト
ランジスタQ15,Q16のサチュレーション電流ISを共に±
５％ばらつかせてスパイス・シミュレーションを行なっ
た。その結果、ノードＡ〜Ｅのオフセットは基準電位に
対して最大±30mVppとなり、キャパシタ２およびバッフ
ァ回路３のない従来技術の場合のオフセット±65mVppに
対して半分以下に減少することが確認された。
なお、本発明においては制御電流源として第６図に示
した構成に限られず、例えば第３図に示すような制御電
流源を用いてもよい。第３図の制御電流源は動作点をず
らせた複数の差動増幅回路を並列に接続したもので、差
動トランジスタQ1,Q2と電流源Q7で第１の差動増幅回路A
1、差動トランジスタQ3,Q4と電流源Q8で第２の差動増幅
回路A2、差動トランジスタQ5,Q6と電流源Q9で第３の差
動増幅回路A3をそれぞれ構成している。差動増幅回路A1
にはオフセット電圧Vd1が、差動増幅回路A3には別のオ
フセット電圧Vd2がそれぞれ与えられる事により、差動
増幅回路A1,A2,A3は入力信号レベルの異なる領域で動作
する。これにより第３図の制御電流源の線形動作領域
は、第６図に示した制御電流源に比較して、理論上は用
いる差動増幅回路の個数Ｎ（この例ではＮ＝３）倍とな
る。
した構成に限られず、例えば第３図に示すような制御電
流源を用いてもよい。第３図の制御電流源は動作点をず
らせた複数の差動増幅回路を並列に接続したもので、差
動トランジスタQ1,Q2と電流源Q7で第１の差動増幅回路A
1、差動トランジスタQ3,Q4と電流源Q8で第２の差動増幅
回路A2、差動トランジスタQ5,Q6と電流源Q9で第３の差
動増幅回路A3をそれぞれ構成している。差動増幅回路A1
にはオフセット電圧Vd1が、差動増幅回路A3には別のオ
フセット電圧Vd2がそれぞれ与えられる事により、差動
増幅回路A1,A2,A3は入力信号レベルの異なる領域で動作
する。これにより第３図の制御電流源の線形動作領域
は、第６図に示した制御電流源に比較して、理論上は用
いる差動増幅回路の個数Ｎ（この例ではＮ＝３）倍とな
る。
このような線形動作領域が拡大された制御電流源と、
本発明のオフセット低減回路を組合わせれば、フィルタ
などの帰還回路網を非常に広いレベル範囲で安定に動作
させることが可能となる。
本発明のオフセット低減回路を組合わせれば、フィルタ
などの帰還回路網を非常に広いレベル範囲で安定に動作
させることが可能となる。
［発明の効果］ 本発明によれば、制御電流源を用いた帰還回路網のオ
フセットを効果的に低減することが可能であり、広いレ
ベル範囲にわたって安定な動作を得ることができる。
フセットを効果的に低減することが可能であり、広いレ
ベル範囲にわたって安定な動作を得ることができる。
第１図は本発明の一実施例に係る帰還回路網およびオフ
セット低減回路の回路構成図、第２図は第１図における
バッファ回路の具体例を示す図、第３図は線形動作範囲
が拡大された制御電流源の構成例を示す図、第４図は制
御電流源を用いた従来のフィルタの回路構成図、第５図
はその等価回路図、第６図は従来の制御電流源の構成を
示す図、第７図は制御電流源の入出力端子の説明図であ
る。 １……信号源、２……結合用キャパシタ、３……バッフ
ァ回路、４〜10……制御電流源、11,12……フィルタ出
力端子。
セット低減回路の回路構成図、第２図は第１図における
バッファ回路の具体例を示す図、第３図は線形動作範囲
が拡大された制御電流源の構成例を示す図、第４図は制
御電流源を用いた従来のフィルタの回路構成図、第５図
はその等価回路図、第６図は従来の制御電流源の構成を
示す図、第７図は制御電流源の入出力端子の説明図であ
る。 １……信号源、２……結合用キャパシタ、３……バッフ
ァ回路、４〜10……制御電流源、11,12……フィルタ出
力端子。
Claims (2)
- 【請求項１】少なくとも入力段に制御電流源を用いて構
成された帰還回路網のオフセット低減回路において、 前記帰還回路網に入力すべき信号の信号源に一端が接続
された結合用キャパシタと、 この結合用キャパシタの他端と前記入力段との間に接続
された、直流的なインピーダンスが前記入力段の制御電
流源の出力インピーダンスよりも十分に小さいバッファ
回路とを具備し、 前記入力段は、第１および第２の制御電流源を有し、第
１の制御電流源の非反転入力端子と非反転出力端子およ
び第２の制御電流源の反転出力端子を結合して前記バッ
ファ回路の非反転出力端子に接続し、第２の電流源の非
反転入力端子と非反転出力端子および第１の制御電流源
の反転出力端子を結合して前記入力段の出力端子とし、
第１の制御電流源の反転入力端子を前記バッファ回路の
反転出力端子に接続し、第２の制御電流源の反転入力端
子を固定電位点に接続して構成されること特徴とする帰
還回路網のオフセット低減回路。 - 【請求項２】前記バッファ回路をエミッタフォロワによ
り構成することを特徴とする請求項１記載の帰還回路網
のオフセット低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31136289A JP2938108B2 (ja) | 1989-11-30 | 1989-11-30 | 帰還回路網のオフセット低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31136289A JP2938108B2 (ja) | 1989-11-30 | 1989-11-30 | 帰還回路網のオフセット低減回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171916A JPH03171916A (ja) | 1991-07-25 |
| JP2938108B2 true JP2938108B2 (ja) | 1999-08-23 |
Family
ID=18016253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31136289A Expired - Fee Related JP2938108B2 (ja) | 1989-11-30 | 1989-11-30 | 帰還回路網のオフセット低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2938108B2 (ja) |
-
1989
- 1989-11-30 JP JP31136289A patent/JP2938108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03171916A (ja) | 1991-07-25 |
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