JPH02198424A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH02198424A JPH02198424A JP1018712A JP1871289A JPH02198424A JP H02198424 A JPH02198424 A JP H02198424A JP 1018712 A JP1018712 A JP 1018712A JP 1871289 A JP1871289 A JP 1871289A JP H02198424 A JPH02198424 A JP H02198424A
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- JP
- Japan
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- scanning line
- resistance
- electric conductor
- wiring
- active matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、スイッチ素子と画素電極をマトリクス配置し
、配線接続したアクティブマトリクス基板に関する。
、配線接続したアクティブマトリクス基板に関する。
［従来の技術］
従来のアクティブマトリクス基板は、第２図に［発明が
解決しようとする課題］ アクティブマトリクス基板の配線は、１画面当り４００
本から２０００本あり、画面寸法も１インチから１４イ
ンチ程度の多種のものがある。
解決しようとする課題］ アクティブマトリクス基板の配線は、１画面当り４００
本から２０００本あり、画面寸法も１インチから１４イ
ンチ程度の多種のものがある。
例えば５インチ画面で４８０×６４０ラインの場合の配
線の長さを考えると、約１００ｍの長さとなる。配線巾
１０μｍで１００１ｒＬの長さの配線を無欠陥で作るこ
とは非常にむすかフしく、微細な、ケバ等による断線の
発生はさけられない。
線の長さを考えると、約１００ｍの長さとなる。配線巾
１０μｍで１００１ｒＬの長さの配線を無欠陥で作るこ
とは非常にむすかフしく、微細な、ケバ等による断線の
発生はさけられない。
このためアクティブマトリクス基板は断線検査を必要と
するが、第６図に示した従来のアクティブマ） ＩＪク
ス基板では断線検査は不可能であり、第４図の場合は配
線の片側が開放のため断線検査は出来るが、測定時間が
長（なる。例えば前述の５インチ画面のもので１１２０
回の測定が必要となり１回の導通検査に１秒必要とすれ
ば約２０分の検査時間となる。
するが、第６図に示した従来のアクティブマ） ＩＪク
ス基板では断線検査は不可能であり、第４図の場合は配
線の片側が開放のため断線検査は出来るが、測定時間が
長（なる。例えば前述の５インチ画面のもので１１２０
回の測定が必要となり１回の導通検査に１秒必要とすれ
ば約２０分の検査時間となる。
本発明はかかる問題を解決するものであり、本発明の目
的は、静電気に強くかつ断線検査が短時間で可能なアク
ティブマトリクス基板を提供することにある。
的は、静電気に強くかつ断線検査が短時間で可能なアク
ティブマトリクス基板を提供することにある。
［課題を解決するための手段］
スイッチ素子アレイを接続した配線を基板の両側に引き
出し、各々の側で１本おきに隣接する配線を導体で接続
し、かつ各々の配線は配線の抵抗に比べ十分大きな抵抗
体で接続されていることを特徴とする。
出し、各々の側で１本おきに隣接する配線を導体で接続
し、かつ各々の配線は配線の抵抗に比べ十分大きな抵抗
体で接続されていることを特徴とする。
［実施例］
本発明について第１図を用いて詳細に説明する。第１図
は本発明によるアクティブマトリクス基板を示す模式図
である。
は本発明によるアクティブマトリクス基板を示す模式図
である。
ＴＦＴｌと画素電極２をマドｖクス状に絶縁基板上に配
置し、横方向に並んだ’Ｉ’ＦＴのゲート電極を接続し
た走査線６、縦方向に並んだＴＰＴのソース電極を接続
した信号線４とそれぞれの配線の両端に外部接続用端子
５と測定用端子（あるいは修正用端子）６を配置し、か
つ交互に配置しである。
置し、横方向に並んだ’Ｉ’ＦＴのゲート電極を接続し
た走査線６、縦方向に並んだＴＰＴのソース電極を接続
した信号線４とそれぞれの配線の両端に外部接続用端子
５と測定用端子（あるいは修正用端子）６を配置し、か
つ交互に配置しである。
信号線４は、隣接する線を１本おきに接続するために例
えば信号線Ｄ３は、信号線Ｄ２の測定用端子６と信号線
Ｄ３の外部接続用端子５を導体７で接続し、信号線Ｄ４
の外部接続用端子５と信号線Ｄ３の測定用端子６を導体
７で接続する。また各々の信号線４は抵抗８を通して導
体９に接続しである。導体９はアクティブマトリクス基
板の最外周に形成されており、抵抗を介して信号線と走
査線を接続している。
えば信号線Ｄ３は、信号線Ｄ２の測定用端子６と信号線
Ｄ３の外部接続用端子５を導体７で接続し、信号線Ｄ４
の外部接続用端子５と信号線Ｄ３の測定用端子６を導体
７で接続する。また各々の信号線４は抵抗８を通して導
体９に接続しである。導体９はアクティブマトリクス基
板の最外周に形成されており、抵抗を介して信号線と走
査線を接続している。
走査線６も信号線４と同様に隣接する線を１本おきに接
続してあり例えば走査線Ｔ３は走査線Ｔ２の測定用端子
１１と走査線Ｔ３の外部接続用端子１０を導体１２で接
続し、走査線Ｔ４の外部接続用端子１０と走査ＨＴ 、
の測定用端子１１を導体１２で接続する。さらには各々
の走査線３は抵抗１３を通して導体９に接続してあり、
走査線３と信号線４は導体９．抵抗８．抵抗９により接
続されている。
続してあり例えば走査線Ｔ３は走査線Ｔ２の測定用端子
１１と走査線Ｔ３の外部接続用端子１０を導体１２で接
続し、走査線Ｔ４の外部接続用端子１０と走査ＨＴ 、
の測定用端子１１を導体１２で接続する。さらには各々
の走査線３は抵抗１３を通して導体９に接続してあり、
走査線３と信号線４は導体９．抵抗８．抵抗９により接
続されている。
抵抗８及び抵抗９は走査線３や信号線４の配線抵抗に比
べ十分に高抵抗である。
べ十分に高抵抗である。
アクティブマトリクス基板の断線測定する場合外部接続
用端子もしくは測定用端子を用いて行う測定方法として
は信号線のＤｌの外部接続用端子とＤｒＬの測定用端子
にプローブし、て全信号線の断線測定し、Ｖｒ線が発生
している場合は全信号線をブロック分けして断線測定を
行い、順次小ブロックにしていって断線した信号線を見
つげる。ブロック断線測定後、断線しているブロック内
を１ラインごと断線測定してもよい。走査線も同様にし
て断線の有無の確認および断線の位置確認を行う。
用端子もしくは測定用端子を用いて行う測定方法として
は信号線のＤｌの外部接続用端子とＤｒＬの測定用端子
にプローブし、て全信号線の断線測定し、Ｖｒ線が発生
している場合は全信号線をブロック分けして断線測定を
行い、順次小ブロックにしていって断線した信号線を見
つげる。ブロック断線測定後、断線しているブロック内
を１ラインごと断線測定してもよい。走査線も同様にし
て断線の有無の確認および断線の位置確認を行う。
このアクティブマ） ＩＪクス基板を液晶表示装置に応
用する場合、アクティブマトリクス基板を所定の方法で
配向処理し、また対向する対向基板を同様に配向処理し
て所定のセル厚でパネル組立てした後、液晶を封入する
。
用する場合、アクティブマトリクス基板を所定の方法で
配向処理し、また対向する対向基板を同様に配向処理し
て所定のセル厚でパネル組立てした後、液晶を封入する
。
この液晶パネルを実装する場合は、第１図に示したＡＡ
’ 、ＢＢ’ 、Ｃｏ’ 、ＤＤ’のところで切断し信
号線及び走査線の各々の線を分離して後、実装する。
’ 、ＢＢ’ 、Ｃｏ’ 、ＤＤ’のところで切断し信
号線及び走査線の各々の線を分離して後、実装する。
［究明の効果］
信号線や走査線を導体により直列接続することにより直
列接続された配線の両端で、もしくは任意の配線間で断
線検査が可能となるため、短時間で断線検査が可能とな
る。
列接続された配線の両端で、もしくは任意の配線間で断
線検査が可能となるため、短時間で断線検査が可能とな
る。
また最外周部に導体配線し、信号線及び走査線の格配線
を抵抗を通して上記外周導体配線することこより静電気
破壊を防ぐことが出来ると同時に前記断線検査において
も配線の抵抗に比べ十分抵抗値が大きいため配線の断線
の有無が判別可能となる。
を抵抗を通して上記外周導体配線することこより静電気
破壊を防ぐことが出来ると同時に前記断線検査において
も配線の抵抗に比べ十分抵抗値が大きいため配線の断線
の有無が判別可能となる。
以上本発明によれば静電気に強くかつ断線検査が短時間
で可能なアクティブマトリクス基板を提供することがで
きる。
で可能なアクティブマトリクス基板を提供することがで
きる。
第１図は、本発明によるアクティブマトリクス基板を示
す模式図、 第２図は、従来のアクティブマトリクス基板を示す模式
図、 第６図は、配線を短絡した従来のアクティブマトリクス
基板を示す模式図、 第４図は、配縁の片側のみを′短線した従来のアクティ
ブマトリクス基板を示す模式図である。 ３．２１・・・・・・・・・走査線 ４．２２・・・・・・・・・信号線 ８．１６・・・・・・・・・抵 抗 ７．９，１２，２７・・・・・・・・・導 体第３図
す模式図、 第２図は、従来のアクティブマトリクス基板を示す模式
図、 第６図は、配線を短絡した従来のアクティブマトリクス
基板を示す模式図、 第４図は、配縁の片側のみを′短線した従来のアクティ
ブマトリクス基板を示す模式図である。 ３．２１・・・・・・・・・走査線 ４．２２・・・・・・・・・信号線 ８．１６・・・・・・・・・抵 抗 ７．９，１２，２７・・・・・・・・・導 体第３図
Claims (1)
- スイッチ素子アレイの配線を基板の両側に引き出し、各
々の側で１本おきに隣接する配線を導体で接続し、かつ
各々の配線は配線の抵抗に比べ十分大きな抵抗体で接続
されていることを特徴とするアクティブマトリクス基板
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1018712A JPH02198424A (ja) | 1989-01-27 | 1989-01-27 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1018712A JPH02198424A (ja) | 1989-01-27 | 1989-01-27 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198424A true JPH02198424A (ja) | 1990-08-06 |
Family
ID=11979266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1018712A Pending JPH02198424A (ja) | 1989-01-27 | 1989-01-27 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02198424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08101397A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 薄膜トランジスタ型液晶表示装置とその製造方法 |
| KR19980017374A (ko) * | 1996-08-30 | 1998-06-05 | 김광호 | 정전기 방지형 액정 표시 장치의 제조 방법 |
| US6157066A (en) * | 1993-05-18 | 2000-12-05 | Sony Corporation | Semiconductor aggregate substrate and semiconductor device with fuse structure to prevent breakdown |
-
1989
- 1989-01-27 JP JP1018712A patent/JPH02198424A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157066A (en) * | 1993-05-18 | 2000-12-05 | Sony Corporation | Semiconductor aggregate substrate and semiconductor device with fuse structure to prevent breakdown |
| JPH08101397A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 薄膜トランジスタ型液晶表示装置とその製造方法 |
| KR19980017374A (ko) * | 1996-08-30 | 1998-06-05 | 김광호 | 정전기 방지형 액정 표시 장치의 제조 방법 |
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