JPH02190028A - Ｄ／ａ変換器のビット拡張回路 - Google Patents
Ｄ／ａ変換器のビット拡張回路Info
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- JPH02190028A JPH02190028A JP868889A JP868889A JPH02190028A JP H02190028 A JPH02190028 A JP H02190028A JP 868889 A JP868889 A JP 868889A JP 868889 A JP868889 A JP 868889A JP H02190028 A JPH02190028 A JP H02190028A
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- 238000006243 chemical reaction Methods 0.000 abstract description 15
- 230000000694 effects Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、Ｄ／Ａ変換器のビット拡張回路に関する。
従来、分解能が高いＤ／＾変換を行なおうとする場合は
、高分解能なり／＾変換器（以下、Ｄ／＾コンバータ）
を用いるか、あるいは０／＾コンバータの変換ビットを
拡張し分解能を高くしていた。
、高分解能なり／＾変換器（以下、Ｄ／＾コンバータ）
を用いるか、あるいは０／＾コンバータの変換ビットを
拡張し分解能を高くしていた。
この分解能を高くする方式の一従来例を第６図に示す、
第６図はモータ制御回路の一部を構成する８ビツトのＤ
ハコンバータを用い１２ビツトのＤ／＾変換を行なう構
成の回路ブロック図である。
第６図はモータ制御回路の一部を構成する８ビツトのＤ
ハコンバータを用い１２ビツトのＤ／＾変換を行なう構
成の回路ブロック図である。
図において、マイクロコンピュータ１と８ビツトＤ／＾
コンバータ２及びデータラッチ９はデータバス１５で接
続されている。データラッチ９はＤ／＾変換されるデー
タの４ビツト分のデータをアナログスイッチ５のコント
ロール信号８として出力する、基準電圧源３は１２ビツ
トＤ／＾変換の拡張部分に相当する下位４ビツト相当の
電圧を発生し、ラダー抵抗６は、１，２，４．８に重み
づけられている。
コンバータ２及びデータラッチ９はデータバス１５で接
続されている。データラッチ９はＤ／＾変換されるデー
タの４ビツト分のデータをアナログスイッチ５のコント
ロール信号８として出力する、基準電圧源３は１２ビツ
トＤ／＾変換の拡張部分に相当する下位４ビツト相当の
電圧を発生し、ラダー抵抗６は、１，２，４．８に重み
づけられている。
上記構成において、８ビツトのＤ／＾コンバータ２は１
２ビツトの上位８ビツト相当の変換を制御し、下位４ビ
ツトの変換は、データラッチ９から出力されるアナログ
スイッチ５のコントロール信号８によって制御される。
２ビツトの上位８ビツト相当の変換を制御し、下位４ビ
ツトの変換は、データラッチ９から出力されるアナログ
スイッチ５のコントロール信号８によって制御される。
これにより、電圧源３から発生した電圧はアナログスイ
ッチ５により選択的に出力され８ビツトのＤハコンバー
タ２の出力と加算器７で加算されて１２ビツトの［１／
Ａ変換が行なわれる。
ッチ５により選択的に出力され８ビツトのＤハコンバー
タ２の出力と加算器７で加算されて１２ビツトの［１／
Ａ変換が行なわれる。
（発明が解決しようとする課題）
しかしながら、前述した高分解能のＤ／Ａコンバータは
非常に高価であるという欠点がある。
非常に高価であるという欠点がある。
また、変換ビットを拡張する方式においては、第６図に
示ｊノたようにはしご型に組合わされた抵抗の抵抗値の
ばらつきおよび温度特性等が変換精度に影響を及ぼし、
さらに分解能（ピッｌ−数）に相当する分だけ抵抗の種
類が必要になる等の問題もあフた。
示ｊノたようにはしご型に組合わされた抵抗の抵抗値の
ばらつきおよび温度特性等が変換精度に影響を及ぼし、
さらに分解能（ピッｌ−数）に相当する分だけ抵抗の種
類が必要になる等の問題もあフた。
本発明は上述の問題点に鑑みてなされたものであり、そ
の目的とするところはパルス幅変調回路を用いることに
より、ディジタルデータに応じてパルス幅を制御し、こ
のパルスによりアナログスイッチの０Ｎ１０ＦＦを行な
ってアナログデータを出力するようにしたＤ／＾変換器
のビット拡張回路を提供することにある。
の目的とするところはパルス幅変調回路を用いることに
より、ディジタルデータに応じてパルス幅を制御し、こ
のパルスによりアナログスイッチの０Ｎ１０ＦＦを行な
ってアナログデータを出力するようにしたＤ／＾変換器
のビット拡張回路を提供することにある。
そのために本発明ではディジタルデータに基づきアナロ
グ値を出力するＤ／＾変換器と、パルス幅を変調させて
パルスを出力することが可能１．（パルス幅変調回路と
、該パルス幅変調回路が出力するパルスの幅を前記ディ
ジタルデータに応じて設定するパルス幅設定手段と、前
記パルス幅変調回路から出力されるパルス幅に応じてア
ナログ値を出力するアナログ値出力手段と、該アナログ
イ１へ出力手段からの出力と前記Ｄ／Ａ ｉ換器からの
出力とを加算ｌ）て出力する加算手段とを具備したこと
を特徴とする。
グ値を出力するＤ／＾変換器と、パルス幅を変調させて
パルスを出力することが可能１．（パルス幅変調回路と
、該パルス幅変調回路が出力するパルスの幅を前記ディ
ジタルデータに応じて設定するパルス幅設定手段と、前
記パルス幅変調回路から出力されるパルス幅に応じてア
ナログ値を出力するアナログ値出力手段と、該アナログ
イ１へ出力手段からの出力と前記Ｄ／Ａ ｉ換器からの
出力とを加算ｌ）て出力する加算手段とを具備したこと
を特徴とする。
以上の構成によれば、ディジタルデータに応じてパルス
幅変調回路から出力されるパルスのパルス幅が制御され
、このパルスに応じてアナログ値が出力される。
幅変調回路から出力されるパルスのパルス幅が制御され
、このパルスに応じてアナログ値が出力される。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例にがかるモータ制御回路のブ
ロック図である。図において、１はＣＰＵ２１を有した
マイクロコンピュータであり、本制御回路にかかる動作
、処理を実行する。また、マイクロコンピュータ１は後
述される処理手順等を格納するＲＯＭ２２ 、これら処
理のワークエリアとして用いられるＲＡＭ２３ 、およ
び本例にかかる１パルス幅変調を行なうパルス幅変調回
路を一ロする。
ロック図である。図において、１はＣＰＵ２１を有した
マイクロコンピュータであり、本制御回路にかかる動作
、処理を実行する。また、マイクロコンピュータ１は後
述される処理手順等を格納するＲＯＭ２２ 、これら処
理のワークエリアとして用いられるＲＡＭ２３ 、およ
び本例にかかる１パルス幅変調を行なうパルス幅変調回
路を一ロする。
２はデータバス１５を介したモータ制御のためのディジ
タルデータをアナログデータに変換する［１／Ａコンバ
ータであり、マイクロコンピュータ１からのライト信号
１６及びチップセレクト信号１７に基づきＤ／＾変換処
理を行なう。
タルデータをアナログデータに変換する［１／Ａコンバ
ータであり、マイクロコンピュータ１からのライト信号
１６及びチップセレクト信号１７に基づきＤ／＾変換処
理を行なう。
口／＾コンバータ２によ）て変換されたアナログ信号は
加算器７を介してサーボアンプ１１に併給され、このサ
ーボアンプ１１の出力によってサーボモータ１２の回転
が制御される。サーボモータ１２が回転すると、インク
リメンタルエンコーダ１３により回転に応じたフィード
バック信号が生成され、この信号は波形整形回路１４を
介してマイクロコンピュータ１に入力される。以上のよ
うな構成によりモータ１２の回転制御が行なわれる。
加算器７を介してサーボアンプ１１に併給され、このサ
ーボアンプ１１の出力によってサーボモータ１２の回転
が制御される。サーボモータ１２が回転すると、インク
リメンタルエンコーダ１３により回転に応じたフィード
バック信号が生成され、この信号は波形整形回路１４を
介してマイクロコンピュータ１に入力される。以上のよ
うな構成によりモータ１２の回転制御が行なわれる。
また、基準電圧源３は、バッファアンプ４を介して、ア
ナログスイッチ５の入力に接続され、その出力は加算器
７によってＤ／＾コンバータ２の出力と加算される。さ
らに、マイクロコンピュータ１のパルス幅変調回路１８
の出力はアナログスイッチ５の制御信号８となる。
ナログスイッチ５の入力に接続され、その出力は加算器
７によってＤ／＾コンバータ２の出力と加算される。さ
らに、マイクロコンピュータ１のパルス幅変調回路１８
の出力はアナログスイッチ５の制御信号８となる。
以下、パルス幅変調回路１８におけるパルス幅変調につ
いて、第２図および第３図を参照して説明する。
いて、第２図および第３図を参照して説明する。
第２図はアナログスイッチ５の制御信号８の出力形態、
すなわちパルス幅変調回路１８の出力形態を示す。同図
に示すように、Ｄ／＾コンバータの分解能を例えば０な
いし４ビツト拡張するためには、それぞれ図■〜■に示
すようにパルス幅変調の周期（ＰＷＭ）を変えずにパル
ス幅Ｈを１７２”（ｎ−０〜４）になるように操作する
。
すなわちパルス幅変調回路１８の出力形態を示す。同図
に示すように、Ｄ／＾コンバータの分解能を例えば０な
いし４ビツト拡張するためには、それぞれ図■〜■に示
すようにパルス幅変調の周期（ＰＷＭ）を変えずにパル
ス幅Ｈを１７２”（ｎ−０〜４）になるように操作する
。
この操作をｎ＝２ビツトの場合を例にとり第３図に示す
。第３図（＾）に示すように、８ビツト精度のパルス幅
変調（ＰＷＭ）回路を用い、クロック周波数がｆ ＝
１０ＭＨｚの場合、パルス幅変調の周期は１／ｆ ｘ
２５６ ＝ １／１０ＭＨｚ ｘ ２５６ ＝ ２５．
６ｕ Ｓとなる。そして、第３図（Ｂ）に示すように、
例えばパルス幅Ｈを１／２’（・ｌ／４）にするために
は、パルス幅変調回路のダウンカウンタに、２５６の１
／４に相当するプリセット値６４を設定する。これによ
り、パルス幅Ｈの波形が得られ、この信号がＩＬＳＢに
相当するアナログスイッチ５のＯＮ信号となる。
。第３図（＾）に示すように、８ビツト精度のパルス幅
変調（ＰＷＭ）回路を用い、クロック周波数がｆ ＝
１０ＭＨｚの場合、パルス幅変調の周期は１／ｆ ｘ
２５６ ＝ １／１０ＭＨｚ ｘ ２５６ ＝ ２５．
６ｕ Ｓとなる。そして、第３図（Ｂ）に示すように、
例えばパルス幅Ｈを１／２’（・ｌ／４）にするために
は、パルス幅変調回路のダウンカウンタに、２５６の１
／４に相当するプリセット値６４を設定する。これによ
り、パルス幅Ｈの波形が得られ、この信号がＩＬＳＢに
相当するアナログスイッチ５のＯＮ信号となる。
次に、本発明にかかるＤ／＾変換のビット拡張による高
分解能の処理について説明する。
分解能の処理について説明する。
第４図は、８ビツト分解能のＤ／Ａコンバータ２を用い
、２ビツト拡張してｌＯビット分解能のＤ／＾変換を行
なう処理のフローチャートである。
、２ビツト拡張してｌＯビット分解能のＤ／＾変換を行
なう処理のフローチャートである。
第４図の処理は、アナログスイッチ５のＯＮ信号、すな
わち、第２図■の波形を連続的に制御することによって
第５図（＾）に示すように変換の下位２ビツトを拡張す
る処理であり、ステップ５５０で第３図に示したダウン
カウンタを６４に設定し、Ｎ−１の場合の第５図（Ｂ）
■で示す波形を出力する。これにより、このＯＮの間ア
ナログスイッチ５をＯＮとし、例えばディジタルデータ
″１″に対応したＩＬＳＢ相当の電圧を出力する。次に
、ステップＳ５１でＮを！インクリメントし、ステップ
Ｓ５２でＮが２２（４）か否かを判定する。Ｎが４とな
ら、ないうちはステップ５５０，５５１の処理を繰り返
し、ディジタルデータの連続的な値に応じてダウンカウ
ンタの設定値を変化させ、第５図（Ｂ）に示す■、■の
波形を出力する。これにより、例えばディジタルデータ
“２”、“３”の変換が行なわれる。
わち、第２図■の波形を連続的に制御することによって
第５図（＾）に示すように変換の下位２ビツトを拡張す
る処理であり、ステップ５５０で第３図に示したダウン
カウンタを６４に設定し、Ｎ−１の場合の第５図（Ｂ）
■で示す波形を出力する。これにより、このＯＮの間ア
ナログスイッチ５をＯＮとし、例えばディジタルデータ
″１″に対応したＩＬＳＢ相当の電圧を出力する。次に
、ステップＳ５１でＮを！インクリメントし、ステップ
Ｓ５２でＮが２２（４）か否かを判定する。Ｎが４とな
ら、ないうちはステップ５５０，５５１の処理を繰り返
し、ディジタルデータの連続的な値に応じてダウンカウ
ンタの設定値を変化させ、第５図（Ｂ）に示す■、■の
波形を出力する。これにより、例えばディジタルデータ
“２”、“３”の変換が行なわれる。
ステップ５５２でＮ＝４であると判断すると、ステップ
５５３へ進み、桁上げのためのディジタルデータ“０”
を変換するため、アナログスイッチ５をＯＦＦとし、ス
テップＳ５４でＤ／Ａコンバータ８の変換データに桁上
げ分“１”を加算し、また、上記処理を繰り返すためＮ
＝１としてステップ５５０へ戻る。
５５３へ進み、桁上げのためのディジタルデータ“０”
を変換するため、アナログスイッチ５をＯＦＦとし、ス
テップＳ５４でＤ／Ａコンバータ８の変換データに桁上
げ分“１”を加算し、また、上記処理を繰り返すためＮ
＝１としてステップ５５０へ戻る。
なお、上側では変換されるディジタルデータを連続的な
値としたが、これはモータを用いた位置決め装置等にお
けるデータの場合であり、変換されるデータは連続的な
値でなくてもよいことは勿論である。
値としたが、これはモータを用いた位置決め装置等にお
けるデータの場合であり、変換されるデータは連続的な
値でなくてもよいことは勿論である。
Ｃ発明の効果〕
以上の説明から明らかなように、本発明によればディジ
タルデータに応じてパルス幅変調回路から出力されるパ
ルスのパルス幅が制御され、このパルスに応じてアナロ
グ値が出力される。
タルデータに応じてパルス幅変調回路から出力されるパ
ルスのパルス幅が制御され、このパルスに応じてアナロ
グ値が出力される。
この結果、パルス幅変調によってアナログスイッチのＯ
Ｎ時間を制御することができ、従来例のような温度変化
にともなう抵抗等の精度の影響が除去でき、また、アナ
ログスイッチや抵抗の数もビット数に関係なく、１つで
構成できるので、ハードウェアの部品点数を削減できる
という効果が得られた。
Ｎ時間を制御することができ、従来例のような温度変化
にともなう抵抗等の精度の影響が除去でき、また、アナ
ログスイッチや抵抗の数もビット数に関係なく、１つで
構成できるので、ハードウェアの部品点数を削減できる
という効果が得られた。
第１図は本発明の一実施例の回路ブロック図、
第２図はＤ／Ａコンバータをｎビット拡張するためのパ
ルス幅変調回路の出力形態を示す波形図、 第３図（＾）および（Ｂ）は２ビツト拡張する場合のパ
ルス幅変調回路の操作例を示すそれぞれ概念図および波
形図、 第４図は本発明の一実施例にかかるパルス幅変調回路に
おける処理のフローチャート、第５図（Ａ）および（Ｂ
）は２ビツト拡張時のそれぞれ概念図およびパルス幅変
調回路の出力形態の波形図、 第６図は従来例の回路ブロック図である。 １・・・マイクロコンピュータ、 ２…Ｄ／Ａコンバータ、 ５・・・アナログスイッチ、 ７・・・加算器、 １８・・・パルス幅変調回路、 ２ト・−ｃｐｕ 。 ２２…ＲＯＭ 。 ２３…ＲＡＭ 。 ｎ！Ｏ〜４ 第２図 ８ビフト）ｔ １０ビツトＶＡ 第５図
ルス幅変調回路の出力形態を示す波形図、 第３図（＾）および（Ｂ）は２ビツト拡張する場合のパ
ルス幅変調回路の操作例を示すそれぞれ概念図および波
形図、 第４図は本発明の一実施例にかかるパルス幅変調回路に
おける処理のフローチャート、第５図（Ａ）および（Ｂ
）は２ビツト拡張時のそれぞれ概念図およびパルス幅変
調回路の出力形態の波形図、 第６図は従来例の回路ブロック図である。 １・・・マイクロコンピュータ、 ２…Ｄ／Ａコンバータ、 ５・・・アナログスイッチ、 ７・・・加算器、 １８・・・パルス幅変調回路、 ２ト・−ｃｐｕ 。 ２２…ＲＯＭ 。 ２３…ＲＡＭ 。 ｎ！Ｏ〜４ 第２図 ８ビフト）ｔ １０ビツトＶＡ 第５図
Claims (1)
- 【特許請求の範囲】 １）ディジタルデータに基づきアナログ値を出力するＤ
／Ａ変換器と、 パルス幅を変調させてパルスを出力することが可能なパ
ルス幅変調回路と、 該パルス幅変調回路が出力するパルスの幅をディジタル
データに応じて設定するパルス幅設定手段と、 前記パルス幅変調回路から出力されるパルス幅に応じて
アナログ値を出力するアナログ値出力手段と、 該アナログ値出力手段からの出力と前記Ｄ／Ａ変換器か
らの出力とを加算して出力する加算手段と を具備したことを特徴とするＤ／Ａ変換器のビット拡張
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP868889A JPH02190028A (ja) | 1989-01-19 | 1989-01-19 | Ｄ／ａ変換器のビット拡張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP868889A JPH02190028A (ja) | 1989-01-19 | 1989-01-19 | Ｄ／ａ変換器のビット拡張回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190028A true JPH02190028A (ja) | 1990-07-26 |
Family
ID=11699863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP868889A Pending JPH02190028A (ja) | 1989-01-19 | 1989-01-19 | Ｄ／ａ変換器のビット拡張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02190028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019086416A (ja) * | 2017-11-07 | 2019-06-06 | 株式会社豊田中央研究所 | デジタルセンサ |
-
1989
- 1989-01-19 JP JP868889A patent/JPH02190028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019086416A (ja) * | 2017-11-07 | 2019-06-06 | 株式会社豊田中央研究所 | デジタルセンサ |
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