SU1429281A1

SU1429281A1 - Формирователь синусоидальных сигналов

Info

Publication number: SU1429281A1
Application number: SU864084806A
Authority: SU
Inventors: Владимир Алексеевич Борисов; Виктор Григорьевич Гришанов; Владимир Викторович Казаков; Владимир Иванович Никитин
Original assignee: Чувашский государственный университет им.И.Н.Ульянова
Priority date: 1986-07-09
Filing date: 1986-07-09
Publication date: 1988-10-07

Abstract

Изобретение относитс к радиотехнике . Цель изобретени - повышение точности формировани выходных сигналов . Формирователь содержит задающий г-р 1, RS-триггер 2, эл-ты 2И-НЕ 3 и 15, реверсивный счетчик 4, ДАЛ 5, блок коммутируемых весовых сопротивлений (ВВС) 6, дешифратор 7, управл - емьш источник 8 тока, усилитель 9, управл емый инвертор 10, эл-т ИЛИ П, эл-т НЕ-И-НЕ 12, счетный триггер 13, ключ 14 и резистор 16. На выходе ЦАП 5 формируетс ступенчатое напр жение . При последовательном шунтировании выхода ЦАП 5 соответствующим резистором ВВС 6 уменьшаетс величина ступеней аппроксимации соответствующей хорды синусоиды, т.е. угол наклона аппроксимируемой пр мой, и в устройстве осуществл етс последовательное формирование хорд синусоиды . При переключении счетчика 4 из ( режима суммировани в режим вычитани ключи ВВС 6, источника 8 и ЦАП 5 . начинают переключатьс в обратном пор дке и, следовательно, угол наклона хорд синусоиды изменитс на отри- дательный. Т. обр., осуществл ютс циклы формировани периода синусоидального напр жени . 4 ил. Si (Л

Description

4; to о to

00

Устройство относитс к радиотех- йике и может быть использовано в уст- |)ойствах технической диагностики дл формировани синусоидальных сигналов.

Целью изобретени вл етс повыше- |1ие точности формировани выходных сигналов.

: На фиг. 1 представлена структурна рлектрическа схема формировател синусоидальных сигналов; на фиг. 2 временные диаграммы, по сн ющие работу формировател синусоидальных сигналов ; на фиг. 3 и 4 - примеры прак- |тической реализации блока коммутиру- |емьгх весовых сопротивлений и управл е JMoro источника тока соответственно. ; Формирователь синусоидальных сиг- налов (фиг. 1) сйдержит задающий генератор 1, RS-триггер 2, первый элемент 2И-НЕ 3, реверсивный счетчик ;РС 4, цифроаналоговый преобразова- тель (ЦДЛ) 5, блок 6 коммутируемых весовых сопротивлений (ВВС), дешиф- ратор 7, управл емый источник 8 тока (УИТ), ycIiлитeль 9, управл емый инвертор 10,. элемент ИЛИ П, элемент НЕг-И-НЕ 12, счетный триггер 13 ключ 14, второй элемент 2И-НЕ 15, резистор 16.

Формирователь синусоидальных сигналов работает следующим образом.

В момент по влени потенциала 1 на входе синхронизации формировател синусоидальных сигналов, обнул етс PC 4, а счетный триггер 13 и RS-триггер 2 устанавливаютс в единицу . В {ИСХОДНОМ состо нии на выходе ЦАП 5 в соответствии с двоичным кодом , поступающим с выхода PC 4, напр жение равно нулю. На выходе дешифратора 7, кроме выхода младшего раз- .р да, устанавливаютс уровни логической единицы, следовательно, все ключи ВВС 6 (фиг. 3) и УИТ 8 (фиг. 4) заперты. Поэтому отсутствует шунтирование выхода ЦАП 5 резисторами ВВС 6, а величина добавочного тока, поступающего с выхода УИТ 8 на вход усилител 9, равна нулю. Аппроксимируетс перва хорда синусоиды. С пр мого выхода ЕС-триггера 2 логическа единица поступает на второй вход первого элемента 2И-НЕ 3 и импульсы с вькода задающего генератора 1 (фиг. 2 а) пост ттают на суммирующий вход PC 4. На выходе ЦАП 5 формируетс ступенчатое напр жение (фиг. 2 б). Поскольку иДП 5 обладает внутренним сопротив

0

5

0

5

0

55

лением, шунтиру его выход резисторами ВВС 6 (фиг. 3), можно уменьшить величину ступеней напр жени пр мо пропорционально углам наклона хорд аппроксимируемой синусоиды. После заполнени PC 4 до установки единицы на первом выходе сигнала старшего разр да (фиг. 2 в) по вл етс уровень логического нул на соответствующем выходе дешифратора 7, который вызывает подключение соответствующих резисторов в ВВС 6 и УИТ 8. В момент начала аппроксимации второй хорды синусоиды суммарный ток, втекающий в усилитель 9, равен току УИТ 8 и соответствует первой ступени второй хорды синусоиды (фиг. 2 г), при этом соответствующий резистор ВВС 6 шунтирует выход ЦАП 5, уменьша величину ступеней аппроксимации второй хорды, т.е. угол наклона аппроксимируемой пр мой (фиг. 2 и). Аналогично формируютс остальные хорды синусоиды до момента заполнени выходов сигналов младших разр дов PC 4 и по влени логического нул на выходе старшего разр да де- Ш14 ратора 7 (фиг. 2 е). Это вызьша- ет по вление логического нул на выходе элемента НЕ-И-НЕ 12, что приводит к по вленио логической единицы на инверсном выходе RS-триггера 2 (фиг. 2 ж). PC 4 переходит в режим вычитани , поскольку на вьтчитающий вход PC 4 начинают поступать импульсы с выхода задающего генератора 1 через второй элемент 2И-НЕ 15. Ключи ВВС 6 и УИТ 8 и ЦАП 5 начинают переключатьс в обратном пор дке, следовательно , угол наклона хорд смен етс на отрицательный. При обнулении дешифратора 7 и вьтхода сигналов младших разр дов PC 4 на выходе элемента ИЛИ 11 по вл етс логический ноль, возвращающий RS-триггер 2 в единичное состо ние (фиг. 2 ж), что переводит PC 4 в режим суммировани . В момент переключени RS-триггра 2 в единичное состо ние происходит изменение логического уровн -на выходе счетного триггера 13 (фиг. 2 з). При этом ключ 14 запираетс и управл емый инвертор 10 переходит из режима инвертировани в режим повторени . Б момент окончани формировани периода синусоидального напр жени следую- щее переключение RS-триггера 2 из нулевого в единичное состо ние возвращает счетный триггер 13 в исходное состо ние. Последующие циклы формировани синусоидального напр жени аналогичны .

Резистор 16 предназначен дл уменьшени втекающего в усилитель 9 тока из ЦАП 5, что позвол ет снизить вли ние внутренних нелинейных сопротивлений ключей ВВС 6 за счет увеличени сопротивлени резисторов ВВС 7, а также снизить вли ние нагрузки на выходное напр жение ЦАП 5 и УИТ 8.

Claims

Формула изобретени

15 коммутируемых весовых сопротивлений объединены с соответствующими входами управл емого источника тока, выход блока коммутируемых весовых сопротивлений объединен с выходом цифро

20 аналогового преобразовател , выходы элемента ИЛИ и элемента НЕ-И-НЕ соединены соответственно с первым S- входом и R-входом RS-триггера, пр мой и инверсный выходы которого соеФормирователь синусовдальных сигналов , содержащий задающий генератор, RS-триггер, реверсивный счетчик, циф- роаналоговый преобразователь, дешифратор , управл емый источник тока, усилитель и управл емый инвертор, причем выходы сигналов старших разр дов реверсивного счетчика соединены с соответствующими входами дешифрато- 26 динены соответственно с вторым вхо- ра, выходы сигналов младших разр довдом первого элемента 2И-НЕ и вторым

реверсивного счетчика соединены с со- входом второго элемента 2И-НЕ, счет- ответе твующими входами цифроаналого- ный вход счетного триггера соединен вого преобразовател , выход которого с пр мым выходом RS-триггера, выход . чере з резистор подключен к входу уси- зо счетного триггера соединен с входом лител , выходы дешифратора, кроме вы- ключа, выход которого соединен с уп- хода младшего разр да, соединены с соответствующими входами управл емого источника тока, отличающий равл ющим входом управл емого инвертора , выход усилител соединен с сигИальньм входом управл емого инвертора , выход которого вл етс выходом-формировател синусоцдальных сигналов, второй S-вход RS-триггера, рход обнулени реверсивного счетчи- ka и S-вход счетного триггера объединены и вл ютс входом сигнала синхронизации формировател синусоидальных сигналов.

с тем, что, с целью повьш1ени точности формировани выходных сигналов , введены первый и второй элементы 2И-НЕ, элемент ШШ, элемент НЕ-И-НЕ, счетный триггер, блок ком- , мутируемых весовых сопротивлений и ключ, причем выход задающего генератора подключен к первьм входам первого и второго элементов 2И-НЕ, выходы первого и второго элементов 2И-НЕ соединены соответственно с входами суммировани и вычитани реверсивного счетчика, выход младшего разр да дешифратора соединен с одним входом элемента ИЛИ, другие входы которого соединены с соответствующими входами

0 цифроаналогового преобразовател и

неинвертирующими входами элемента НЕ-И-НЕ, инверсный вход элемента НЕ-И-НЕ подключен к выходу старшего разр да дешифратора, входы блока

5 коммутируемых весовых сопротивлений объединены с соответствующими входами управл емого источника тока, выход блока коммутируемых весовых сопротивлений объединен с выходом цифро0 аналогового преобразовател , выходы элемента ИЛИ и элемента НЕ-И-НЕ соединены соответственно с первым S- входом и R-входом RS-триггера, пр мой и инверсный выходы которого сое6 динены соответственно с вторым вхо- дом первого элемента 2И-НЕ и вторым

входом второго элемента 2И-НЕ, счет- ный вход счетного триггера соединен с пр мым выходом RS-триггера, выход о счетного триггера соединен с входом ключа, выход которого соединен с уп-

равл ющим входом управл емого инвертора , выход усилител соединен с сигИальньм входом управл емого инвертора , выход которого вл етс выходом-формировател синусоцдальных сигналов, второй S-вход RS-триггера, рход обнулени реверсивного счетчи- ka и S-вход счетного триггера объединены и вл ютс входом сигнала синхронизации формировател синусоидальных сигналов.

0

TnjiEU/jiimijimuiimJDJi

uz.t

8ш

Выл