SU1503060A1

SU1503060A1 - Генератор импульсов с измен ющейс частотой

Info

Publication number: SU1503060A1
Application number: SU874234376A
Authority: SU
Inventors: Валерий Александрович Медников
Original assignee: Куйбышевский авиационный институт им.акад.С.П.Королева
Priority date: 1987-04-22
Filing date: 1987-04-22
Publication date: 1989-08-23

Abstract

Изобретение может быть использовано в цифровых имитаторах сигналов частотных датчиков, в качестве генератора частотной развертки панорамных анализаторов. Цель изобретени - расширение функциональных возможностей за счет задани диапазона и скорости изменени частоты формируемой импульсной последовательности, котора достигаетс введением задатчика 13 скорости изменени частоты, который устанавливает на выходах блока 1 генераторов и задатчиков 11,12 максимальную и минимальную частоты. Частоты через переключатель 4 задают начальные значени суммирующего интегратора 5. Граница изменени частотного диапазона определ етс блоком 8 сравнени . Задатчик 14 режима работы через блок 9 управлени устанавливает режим работы генератора. Генератор содержит также переключатели 2,3, вычитающий интегратор 6, блок 7 сравнени , выходную шину 10. 1 з.п. ф-лы. 3 ил.

Description

сл

СП

о со

О Од

31503

рости изменени частоты формируемой импульсной последовательности, котора достигаетс введением задатчи- ка 13 скорости изменени частоты, который устанавливает на выходах блока 1 генераторов и задатчиков 1 1 и 12 максимальную и минимальную частоты . Частоты через переключатель А задают начальные значени суммирующего

интегратора 5. Граница изменени частотного диапазона определ етс блоком 8 сравнени . Задатчик 14 режима работы через блок 9 управлени устанавливает режим работы генератора. Генератор содержит также переключатели 2, 3, вычитающий интегратор 6, блок 7 сравнени , выходную ишну 10. 1 з.п. ф-лы, 3 ил.

Изобретение относитс к импульсной технике и может быть использовано в цифровых имитаторах сигналов частотных датчиков в качестве генератора частотной развертки панорамных анализаторов спектра дл проверки статистических и динамических свойств цифровых умножителей и сигнализато- ров частоты.

Целью изобретени вл етс расширение функциональных возможностей за счет задани диапазона и скорости изменени частоты формируемой импульсной последовательности.

На фиг.1 представлена функциональна схема генератора импульсов с измен ющейс частотой на фиг.2 - временные диаграммы по сн кмцие его работу; на фиг.З - временные диаграммы выходной частоты дл различных режимов работы.

Генератор содержит блок 1 генераторов , переключатели 2-4, суммирующий интегратор 5, вычитающий интегратор 6, блоки 7 и 8 сравнени , блок 9 управлени , выходную шину 10, задат- чик 11 максимальной частоты, задатчик 12 минимальной частоты, задатчик 13 скорости изменени частоты, задатчик 14 режима работы.

Первый выход блока 1 генераторов соединен с первыми входами переключателей- 2 и 3. Второй выход блока 1 генераторов соединен с втopы и входами переключателей 2 и 3. Выход пере- ключател 2 соединен с первыми входами блока 9 управлени и суммирующего интегратора 5, второй вход которого соединен с выходом переключател 4 и первым входом блока 8 сравнени . Выход суммирующего интегратора 5 соединен с вторым входом блока 8 сравнени и первым входом вычитающего интегратора 6,.второй вход которого соединен с выходом переключател 3 и вторым входом блока 9 управлени , третий вход которого соединен с выходом блока 7 сравнени , первый вход которого соединен с выходом вьтчитаю- щего интегратора 6, а второй вход - с общей шиной. Выход блока 8 сравнени соединен с четвертым входом блока 9 управлени , п тый и шестой входы которого соединены с соответствующими выходами Задатчика 14 режима работы. Задатчики 11 и 12 максимальной и минимальной частот соединены соответственно с первым и вторым входами переключател 4, третий вход которого соединен с третьими входами переключателей 2 и 3 и первым выходом блока 9 управлени , второй выход которого соединен с третьим входом суммирующего интегратора 5, четвертый вход которого соединен с третьим выходом блока 9 управлени , четвертый выход которого соединен с п тым входом суммирующего интегратора 5. П тый выход блока 9 управлени соединен с выходной шиной 10 и третьим входом вычитающего интегратора 6, четвертый вход которого соединен с шестым вькодом блока 9 управлени . Первый и второй выходы задатчика 13 скоррсти изменени частоты соединены с соответствующими первым и вторым входами блока 1 генераторов .

Блок 1 генераторов содержит управл емые делители 15 и 16, источник 17 опорных сигналов. Первые входы управл емых делителей 15 и 16 вл ютс соответственно первым и вторым входами, а их выходы - первым и вторым выходами блока 1 генераторов. Выход источника 17 опорных сиг налов соединён с вторыми входами управл емых делителей 15 и 16.

Блок 9 управлени содержит элементы И 18-21, элемент ИЛИ 22, триггер 23, D-триггер 24, RS-триггеры 25 и 26, формирователи 27 и 28 импульсов , инвертор 29.

Выход элемента И 18 соединен с входом установки триггера 23, пр мой выход которого вл етс первым выходом блока 9 управлени и соединен с первым входом элемента И 21, второй вход которого вл етс четвертым входом блока 9 управлени и через инвертор 29 соединен с первым входом элемента И 20, второй вход которого соединен с инверсным выходом триггера 23, вход предустановки которого соединен с выходом элемента И 19, первый вход которого вл етс п тым

входом блока 9 управлени . Выход эле-20 УРовней на выходах задатчика 14, вы- мента И 21 соединен с первым входом ходных сигналов задатчика 13 и выходэлемента ИЛИ 22, второй вход которого соединен с выходом элемента И 20, третий вход которого соединен с

30

35

40

третьим входом элемента И 21, инверс-25 о суммирующего интегратора 5 ра- ным выходом RS-триггера 26 и вл етс п тым вь1ходом блока 9 управлени . Первый выход формировател 28 импульсов соединен с входом установки RS- триггера 26, вход предустановки которого соединен с входом предустановки RS-триггера 25 и вл етс третьим входом блока 9 управлени . Второй выход формировател 28 импульсов соединен с вторыми входами элементов И 18 и 19, первым входом D-триггера 24 и вл етс третьим выходом блока 9 управлени . Первый вход формировател 28 импульсов вл етс вторым входом блока 9. управлени , шестой выход которого вл етс третьим выходом формировател 28 импульсов, второй вход которого соединен с пр мым выходом RS-триггера 26, Первый вход формировател 27 импульсов вл етс первым входом блока 9 управл - ни , а его второй вход соединен с пр мым выходом RS-триггера 25, вход установки которого соединен с выходом формировател 27 импульсов. Инверсный выход RS-триггера 25 вл етс вторым выходом блока 9 управлени . В. Выход элемента ИЛИ 22 соединен с вторым входом D-триггера 24.

Формирователи 27 и 28 импульсов имеют одинаковую функциональную схему и содержат счетчик 30 (31), дешифратор 32 (33) . Выходы счетчика 30 соединены с соответствующиыи входами ле45

вен Nj(t) (фиг.2а), а код вычитающего интегратора 6 равен N,(t)(фиг.2б).

Iо .

Если прин ть, что на первом выходе блока 9 управлени , а следовательно, и на третьих входах переключателей 2-4 присутствует уровень логической 1, то на первый счетный вход сум- мирую (его интегратора 5 поступает частота f, с первого выхода блока 1 генераторов через переключатель 2, а на второй счетный вход вычитающего интегратора 6 - пастота f с второго выхода блока 1 генераторов. При этом в последующие моменты времени код суммирующего интегратора 5 увеличиваетс с каждым икэтульсом входной частоты f, а код вычитающего интегратора 6 с каждым импульсом частоты f,. уменьшаетс на единицу и при достижении в нем нулевого значени кода, блок 7 сравнени (фиг.2а) формирует уровень логической 1 в момент времени tj. В этот момент код суммирующего интегратора 5 становитс равным

50

N(t;) N(t,) + (t- to ) f 1 (О.

55

Логическа 1 с выхода блока 7 сравнени , поступа на третий вход блока 9 управлени , г апускает его. В ответ на этот и myльc блок 9 управлени формирует на своем п том выходе (фиг.2е) импульс, длительность q-,- которого обрагно пропорциональна частоте, поступавшей на второй

5

шифратора 32, выход которого вл етс выходом формировател 27 импульсов . Счетный вход счетчика 30 вл етс первым входом формировател 27 импульсов, второй вход которого вл етс входом сброса счетчика 30.

Генератор работает следующим образом .

Первый вход D-триггера 24 вл етс потенциальным входом предустановки , второй вход вл етс тактовым входом этого триггера с переключением по фронту импульса. Информационный вход D-триггера 24 соединен с источником логической 1.

Работа устройства и характер изменени частоты на его выходной шине 10 определ ютс состо ни ми логических

ных сигналов эадатчиков П и 12 максимальной и минимальной частот.

Пусть в некоторый момент времени

0

5

0

5 о суммирующего интегратора 5 ра-

5

Iо .

25 о суммирующего интегратора 5 ра-

50

N(t;) N(t,) + (t- to ) f 1 (О.

25 о суммирующего интегратора 5 ра

55

вход вьгчитаюп1его интегратора 6 (в данном случае f

2)

К

9-S

(2)

где К - посто нна величина.

Кроме того, в течение времени действи этого импульса блок 9 управлени вырабатывает последовательно во времени импульсы на своих шестом и третьем выходах Ua.g и Uq., (фиг.2,г,д). Импульс с шестого выхода блока 9 управлени производит запись содержимого суммирующего интегратора 5 в вычитающий интегратор 6 (t;) Ng(t;). Во врем действи импульса с п того выхода блока 9 управлени на третьем входе вычитающего интегратора 6 блокируетс про10

15

Таким образом, с момента времени t; + )-5 содержимое вычитающего интегратора 6 уменьшаетс под действием счетных импульсов, поступающих на его второй вход, до нул к моменту времени

t,4, t + Ng(t;)/f., t; + + ,.5 N,(ti)/f,,,(4)

a код суммирующего интегратора 5 увеличиваетс с момента времени t, t; + и в момент времени t;, становитс равным

Ny(t,4, ) (t;. - t,). f, - (t;,, - t; -C,.)-f, (5)

В результате состо ние схемы возвращаетс к тому, какое она имела в момент времени t, с той лишь разницей , что содержимое суммирующего инхождение импульсов на его втором вхо- 20 тегратора 5 измен етс на новое значение . Аналогично дл последующего цикла, заканчивакицегос в момент времени , можно записать

де. С по влением импульса на выходе блока 7 сравнени дополнительно на втором выходе блока 9 управлени вы- рабатьгеаетс импульс, длительность с которого обратно пропорциональ- 25 на частоте, поступающей на второй вход суммирующего интегратора 5 (фиг.2ж), т.е. f,.

и-г

,t,)/f (6)

и

Ny(tuz t

1«-г

( i-l

Так как импульсы на выходной шине 10 устройства по вл ютс в моменты времени t; , t;, , t ; ..., то от- нощение последующих интервалов времени между импульсами к предыдущим можно определить как

к

Ч-г

(3) 30

в течение всего времени действи этого импульса, поступающего на третий вход суммирующего интегратора 5, блокируетс счетный вход последнего. Импульс с третьего выхода блока 9 управлени поступает на четвертый вход (сброса) суммирующего интегратора 5 и переводит его в нулевое состо ние .

выража t, через t согласно (4),

„ (t i±i-J ± N5iti.i/b.r ti 3±i-jLl ll/fi. г,.5 - N,(t;)/fi

Из выражеугнй (2) и (3) получаем

f. .- И-г f- - .-s

q

,5 (4s - N,(ti)/f2-ff -Vz |fi l

V5 N,(t;y7f il

Ч

t,4, t + Ng(t;)/f., t; + + ,.5 N,(ti)/f,,,(4)

Ny(t,4, ) (t;. - t,). f, - (t;,, - t; -C,.)-f, (5)

В результате состо ние схемы вози-г

,t,)/f (6)

Ny(tuz t

1«-г

( i-l

35

а - -J t,4, - t;

(8)

40

тогда, подставл в выражение (8) значени моментов времени иэ (6) и (4) с учетом (1) и (5), имеем

имеем

Отскэда следует, что

Таким образом, интервалы времени между выходными импульсами генератора , а следовательно, и их частота измен ютс по закону геометрической прогрессии со знаменателем, равным отношению частот на выходах блока 1 генераторов. Дл смены направлени изменени частоты на выходной шине 10 генератора достаточно изменить логический уровень сигнала управлени на третьих входах переключателей 2 и 3. Требуемое значение скорости изменени выходной частоты задаетс с помощью задатчика 13, устанавливающего коэффициент делени управл емых делителей частоты 15 и 16 источника 17 опорных сигналов.

С помощью задатчиков 11 и 12 максимальной частоты устанавливают наибольшее и наименьшее значение частоты импульсов на выходной шине 10, при этом характер изменени частоты от максимальной к минимально и наоборот определ етс комбинацией логических сигналов на выходах задатчика 14 режима.

Так, если на втором вькоде задатчика 14 режима установлен уровень логической 1, а на его первом выходе установлен уровень логического О, то частота на выходной шине 10 устройства измен етс от минимальной - ДО максимальной Рд,д,. после чего частота скачком измен етс до минимального значени F, установ- ,ленного задатчиком 12 минимальной- частоты, после этого выходна частот вновь плавно увеличиваетс по закону геометрической прогрессии до максимальной , установленной задатчиком 11 максимальной частоты, затем цикл изменени повтор етс (фиг.36).

Если на втором выходе задатчика 1 режима установлен логический , а на его первом выходе - уровень лдги- ческой 1, то на выходной шине 10 генерируютс импульсы, частота которых измен етс от наибольшей к наименьшей Fд,J по закону геометрической прогрессии, после чего частота скачком измен етс до максимальных значений F

Макс

затем цикл повтор етс (фиг.За).

В том случае, когда на выходах задатчика 14 режима установлены нулевые уровни напр жений, выходна частота плавно измен етс по закону геометрической прогрессии как в сто

0

5

0

рону увеличени частоты, так и в сторону уменьшени частоты в Пределах заданных границ от ° мин установленных задатчиками 11 и 12 максимальной и минимальной частоты (фиг.Зв).

Рассмотрим работу устройства в первом режиме, когда на втором выходе задатчика 14 режима установлен уровень логической единицы, а на его первом выходе - уровень логического нул . Этот режим обеспечиваетс при задании кода на первом выходе задатчика 13 меньше кода на его втором выходе, чем обеспечиваетс более высока частота на втором выходе блока 1 генераторов по сравнению с частотой на его первом выходе, при этом на выходе задатчика 11 максимальной частоты устанавливают код периода этой максимальной частоты, а на выходе задатчика 12 минимальной частоты устанавливают код, соответствующий пе- 5 риоду заданной минимальной частоты, В этом режиме работа устройства ничем не отличаетс от рассмотренного выше до тех пор, пока код суммирующего счетчика 5 к концу очередного

0

5

0

5

0

5

интервала t не станет меньше кода, установленного на первом входе переключател 4, при этом на первом выходе блока 9 управлени присутствует уровень логической единицы и, следовательно , первый вход переключател 4 скоммутирован с его выходом, а, следовательно, и с первым входом блока 8 сравнени , на второй вход которого Поступает, код суммирующего интегратора 5. Если после момента времени t этот код на втором входе блока 8 сравнени меньше, чем код на его первом входе, то на выход е блока 8 сравнени устанавливаетс код логической единицы (фиг.2к), который поступа на четвертый вход блока 9 управлени открывает элемент И 21 дл прохождени сигнала со второго выхода RS-триггера 26, который возникает в момент времени tj с приходом импульса блока 7 сравнени па третий вход блока 9 управлени . С элемента И 21 сигнал через элемента ИЛИ 22, поступа на второй вход D- триггера 24, устанавливает на его выходе уровень логической единицы (фиг.2з), который своим фронтом, поступающим на второй (счетный) вход триггера 23, измен ет его состо ние

так, что на его первом выходе устанавливаетс нулевой уровень (фиг,2и), а на его втором выходе - уровень логической 1. Таким образом, на первом выходе блока 9 управлени по вл етс уровень логического О, который переводит переключатели 2-4 во второе состо ние, когда их выходы ском- мутированы с вторыми входами. При этом на входе суммирующего интегратора 5 устанавливаетс код N минимальной частоты с выхода задатчика 12 минимальной частоты (фиг.2а). Так как на четвертом выходе блока 9 управлени действует высокий уровень с выхода D-триггера 24, который, поступа на п тый вход (записи) суммирующего ин тегратора 5, записывает в него код минимальной частоты, импульс, по вл ющийс на шестом выходе блока 9 управлени , поступа на четвертый вход вычитающего интегратора 6, производит запись в него кода минимальной частоты с выхода суммирукнцего ин- 25 12 минимальной частоты через пе- тегратора 5 (фиг.26). Очередной им- реключатель 4, на выходе блока 8

пульс, вьфабатываемый на втором выходе дешифратора 33, сбрасывает D-триггер 24 и через элемент И 18 устанавливает триггер 23 в исходное состо ние, когда на его первом выходе установлен уровень логической 1. Кроме того, тот же импульс с второго выхода дешифратора 33, поступа через третий выход блока 9 управлени на четвертый вход (сброса) суммирующего интегратора 5, устанавливает его в нулевое состо ние. После того, как коды счетчиков 30 и 31 достигнут значени К соответствующего К импульсам , поступившим на их первые (счетные ) входы через первый и второй входы блока 9 управлени с выходов переключателей 2 и 3, на первых выходах дешифраторов 32 и 33 вырабатываютс импульсы, устанавливающие RS-тригге- ры 25 и 26 в исходные состо ни , после чего .код суммирующего интегратора 5 начинает измен тьс от нулевого с каждым импульсом входной частоты, а код вычитающего интегратора 6 измен етс от максимального, соответствующего низшей частоте диапазона, с каждым импульсом последовательности, действующей на его втором входе. Далее работа устройства происходит в соответствии с ранее описанным.

Работа устройства на втором режиме , когда на втором выходе задатчика

5

0

14 режима установлен уровень логического нул , а на его первом выходе - уровень логической единицы, аналогична рассмотренной. Отличие заключаетс в том, что в исходном состо нии на первом выходе блока 9 управлени устанавливаетс уровень логического нул , так как триггер 23 устанавливаетс в нулевое состо ние уровнем логической единицы, поступающей с п того входа блока 9 управлени через элемент И 19 на третий вход (сброса) триггера 23 в момент формировани импульса на втором выходе де- щифратора 33. С завершением каждого цикла работы в момент времени t: коды суммирующего интегратора 5 уве личиваютс от цикла к циклу (при этом выходна частота уменьшаетс ) и при превышении кода суммирующего интегратора 5 кода минимальной час- тоты, поступающего на первый вход блока 8 сравнени с выхода задатчи

сравнени устанавливаетс уровень логического О, который, поступа через четвертый вход блока 9 лени после преобразовани в

5

0

5

0

5

управ- логическую 1 инвертором 29, проходит через элемент И 20 в момент по вле ни импульса на втором выходе RS- триггера 26, а следовательно, и через элемент ИЛИ 22 на второй вход D-триггера 24, взвод его, чем вызьгоаетс переключение триггера 23 в единичное состо ние. При этом код минимальной частоты через суммирующий интегратор 5 переписьшаетс в вычитающий интегратор 6, что сопровождаетс скачкообразным увеличением частоты на выходной шине 10 устройства и последующим ее уменьшением по закону геометрической прогрессии.

Работа устройства в третьем режиме , который устанавливаетс при нулевых уровн х на выходах задатчика 14 режима аналогична рассмотренным с той лишь разницей, что формирование импульса на выходе D-триггера 24, привод щее, к изменению состо ни триггера 23, не сопровождаетс его принудительной установкой под действием импульса с второго выхода дешифратора 33, так как элементы И 18 и 19 закрыты нулевыми уровн ми, действующими на их первых входах. Это приводит к тому, что на границах диапазона частота на выходной шине 10 не измен етс скачком, а измен етс по закону геометрической прогрессии как в сторону увеличени до наибольшей установленной задатчиком 11, так и с последующим уменьшением также по закону геометрической прогрессии со знаменателем, обратно пропорциональным предьщущему. Аналогично достижение нижней границы диапазона частоты не сопровождаетс ее скачкообразным изменением, а переходит в перемену направлени изменени частоты и частота измен етс вновь от минимальной в сторону увеличени по закону геометрической прогрессии.

Claims

1. Генератор импульсов с измен ющейс частотой, содержащий блок генераторов , суммирующий интегратор, вычитающий интегратор, отличаю Щ и и с тем, что, с целью расширени функциональных возможностей, в него введены первый, второй, третий переключатели, первый, второй блоки сравнени , блок управлени , задатчик максимальной частоты, задатчик минимальной частоты, задатчик скорости изменени частоты, задатчик режима работы, причем первый выход блока генераторов соединен с первыми входами первого, второго переключателей, второй выход блока генераторов соединен

.с вторыми входами первого, второго переключателей, выход первого переключател соединен с первыми входами блока управлени fi суммирующего интегратора , второй вход которого соединен с выходом третьего переключател и первым входом первого блока сравнени , выход суммирующего интегратора соединен с вторым входом первого блока сравнени и первым входом вычртаю- щего интегратора, второй вход которого соединен с выходом второго Переключател и вторым входом блока управлени , третий вход которого соединен с выходом второго блока сравне-э ни , первый вход которого соединен

.с выходом вычитающего интегратора, а второй вход - с общей шиной, выход первого блока сравнени соединен с четвертым входом блока управлени , п тый и шестой входы которого соединены с соотпетствуюпи)ми выходами за- датчика режимов работы, выходы задат

5

0

5

0

5

0

5

0

5

чиков максимальной и М1 ним лънои частот соединены соответственно с первым и вторым входами третьего переключател , третий вход которого соединен с третьими входами первого и второго переключателей и первым пы- ходбм блока управлени , второй выход которого соединен с третьим входом суммирующего интегратора, четвертый вход которого соединен с третьим выходом блока управлени , четвертый выход которого соединен с п тым входом суммирующего интегратора, п тый выход блока управлени соединен с третьим входом вычитающего интегратора , четвертый вход которого соединен с шестым выходом блока управлени , первый и второй выходы задатчи- ка скорости изменени частоты соединены с соответствующими первым и вторым входами блока генераторов.

2. Генератор по п.1, о т л и ч а- ю щ и и с тем, что блок управлени содержит с первого по четвертый элементы И, элемент ИЛИ, триггер, D- триггер, первый, второй RS-триггеры, первый, второй формирователи импульсов , инвертор, причем выход первого элемента И соединен с входом установки триггера, пр мой выход которого вл етс первым выходом блока управлени и соединен с первым входом второго элемента И, второй вход которого вл етс четвертым входом блока управлени и через инвертор соединен с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом триггера, вход предустановки которого соединен с выходом четвертого элемента И, первый вход которого вл етс п тым входоь блока управлени , выход второго элемента И соединен с первым входом элемента IinW, второй вход которого соединен с выходом третьего элемента И, третий вход которого соединен с третьим входом второго элемента И, инверсным выходом первого RS-триггера и вл етс п тым выходом блока управлени , первый выход первого формировател импульсов соединен с входом установки первого RS-триггера, вход предустановки которого соединен с входом предустановки второго RS-триггера и вл етс третьим входом блока управлени , второй выход периого фор о1ро- вател импульсов соединен с вторыми нходами первого, четвертого элементов И, первым входом D-триггера и вл етс третьим йыходом блока управлени , первый вход первого формировател импульсов вл етс вторым входом блока управлени , шестой выход которого вл етс третьим выходом первого формировател импульсов, второй вход которого соединен с пр мым выходом первого RS-триггера, первый вход второго формировател импульсов вл етс первым входом блока управлени , а его второй вход соединен с

Н5

-1

i а

«.

и ft / 2

8t

Н

аК5|

п

жГЧт

п

t3

ff/

9

пр мым выходом второго RS-триггера, вход установки которого соединен с выходом второго формировател импульсов , инверсный выход второго RS-триггера вл етс вторым выходом блока управлени , выход элемента ИЛИ соединен с вторым входом D-триггера, первый вход первого элемента И вл етс шестым входом блока управлени , четвертый выход которого соединен с выходом D-триггера и тактовым входом триггера.

/,

1Z

Л

11

Xr

JL

IL

JL

гг

п п

п п п

фие.2

ffTiax

фие.З