JPH0218655A - システムバス構成方式 - Google Patents

システムバス構成方式

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JPH0218655A
JPH0218655A JP16983988A JP16983988A JPH0218655A JP H0218655 A JPH0218655 A JP H0218655A JP 16983988 A JP16983988 A JP 16983988A JP 16983988 A JP16983988 A JP 16983988A JP H0218655 A JPH0218655 A JP H0218655A
Authority
JP
Japan
Prior art keywords
memory
system bus
buses
bus
processor
Prior art date
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Pending
Application number
JP16983988A
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English (en)
Inventor
Yoshiaki Hashimoto
良昭 橋本
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NEC Ibaraki Ltd
Original Assignee
NEC Ibaraki Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシステムバス構成方式に関し、特に複数のプロ
セッサ等でシステムを構成する時のシステムバスの構成
方式に関する。
〔従来の技術〕
従来、システムバス型式をとるプロセッサシステムは、
1つのシステムバスに、このプロセッサシステムか必要
とする容量をそなえたメモリ装置か1つのユニットとし
て接続される形式をとっている。
第8図は従来のシステムバス構成方式を示すフロック図
であり、1つのシステムバス82にメモリ装置81.プ
ロセッサ83 8/1. 85 87およびアタプタ−
8,6,88か接続されている。
〔発明か解決しようとする課題〕
上述した従来のシステムバス構成形式では、システムバ
スに接続されているプロセッサ又はアタプターの1つか
システムバスを使用していると他のものはシステムバス
を使用する事がてきず、待たされる事になり、システム
全体の性能の低下を招くという欠点かある。
〔課題を解決するための手段〕
本発明のシステムバス構成方式は、分割された複数のシ
ステムバスと、 このシステムバスのうちの2つのそれぞれにそれぞれが
接続される一対の双方向のバッファと、この一対のバッ
ファの間に接続されるとともに対応するメモリに接続さ
れる接続装置内バスとを備えたメモリ付接続装置とを含
み、 前記バッファを制御することにより前記システムバス相
互の接続および前記システムバスと前記メモリとの接続
状態を設定することを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は、本発明のハードウェアの模式図である。図中
、1.2,3.4は分割したメモリイ」接続装置、5,
6.7は分割されたシステムバスである。システムバス
5にはプロセッサ8とプロセッサ9か接続され、システ
ムバス6にはプロセッサ10とプロセッサ10により制
御されるアクブタ−11か接続され、システムバス7に
はプロセッサ12とプロセッサ12により制御されるア
クブタ−13か接続されている。
第2図は、メモリ付接続装置の内部を示すフロック図で
ある9図中、2]、、2Bは分割されたア1へレス デ
ータバス、24はバス制御信号てあり、のアドレス デ
ータバス2]または23およびバス制御信号24を自わ
ぜなものがシステムバス30(システムバス5,6.7
のいずれにかに相当)となる。25.26は双方向のバ
ッファ、22はバッファ25.26によりアl”レス・
データバス21.23から仕切られたメモリ付接続装置
内のアドレス データバスでメモリ2つが接続されてい
る。27はバスコントローラ、28はメモリコン1−ロ
ーラである。アドレス・データバス21と23が独立し
て動作している場合、バッファ25かイネ−フル、バッ
ファ26がディスイネーフルとなるとメモリ2つはアl
〜レス データバス21側に接続され、バッファ25が
ディスイネ−フル1.バッファ26がイネ−フルとなっ
ているとメモリ29はア1ヘレス・データバス23に接
続される。
第3図は、本実施例におけるメモリマツプであり、全体
で2Mパイ1〜とし、メモリ付接続装置1.2.3.4
それぞれが有するメモリへの分割状態を示している。3
1がメモリ付接続装置2.32かメモリ付接続装置1.
33がメモリ付接続装置3.34かメモリ付接続装置4
に割りふられたエリアである。
第4図は、実際に格納されているプロクラムのエリアを
示すメモリマツプで、図中、41はすべてのプロセッサ
が使用する共通プロクラムのエリアで第3図に示すエリ
ア3]−内に設けられ、42はプロセッサ8か使用する
プロクラムのエリアてエリア32内に設けられ、43は
プロセッサ9か使用するプログラムのエリアてエリア3
2内に設けられ、44はプロセッサ10か使用するプロ
クラムのエリアでエリア33内に設けられ、45はプロ
セッサ12の使用するプロクラムのエリアでエリア34
内に設けられている。
第5図は第8図に示す従来のシステムバス構成方式で後
に示す具体的な動作の例をタイムチャー)〜化したもの
である。
第6図は第113に示す実施例で後に示ず具体的の動作
の例をタイムチャ−1・化したものである。
第5図、第6図ともにσDは、メモリ内のエリア静に対
してのリフニス1〜の発生時期を、<XiDは、エリア
AAに対してのメモリアクセスの実行を表わしている。
」二段の目盛りの1区切り]Tの時間である。
次に、第1図に示す実施例における具体的な動作の一例
を説明する。各プロセッサ8,910.12は、メモリ
に対してのリフニス1〜を出してからメモリアクセスを
実行するまて最低て1Tの時間か必要であり、1回のメ
モリアクセスは2Tの時間で実行する。各プロセッサの
優先順位はプロセッサ8(L)下P8と称す)、プロセ
ッサ9(以下P9と称す)、プロセッサ10(以下P1
0と称ず)、プロセッサ12(以下P L 2と称す)
の順である。また、第4図のエリア4142.4.3.
4/1..45は以下A−41A42.A−43,A、
−44,、A−45と表す事とする。
動作は下記のとおりである。ある時刻Toにおいて、P
8かA−42に対してリクエストを出す。P8は、この
メモリアクセス終了後の2 T (Qに八−41に対し
てリフニス1へを出ず。P9は時刻T。からIT経過後
にA−41に対してリフニス1〜を出し、このメモリア
クセス終了後の2T後にA−43に対してリクエストを
出す。Ploは時刻ToにA−41に対してリクエスト
を出し、このメモリアクセス終了後の2T後にA−44
に対してリクエストを出す。PI3は時刻T。がら]T
経過後、A−45に対してリクエストを出し、このメモ
リアクセス終了後の2 ′r ql、A41に対してリ
フニス)・を出す。
以上のすべてのメモリアクセスが終了するまで第8図に
示す従来のシステムバス構成方式では第5図に示すよう
に20Tの時間が必要である。
方、第1図に示す本実施例では第6図に示すように]、
OTの時間て実行する事かてきる。
上述の動作におりる第1. [ffiに示す実施例のシ
ステムバス5,6.7の分割の状態を第7図に示す。す
なわち、時刻101時刻T。からIT経過後および時刻
Toから2T経過後においては、システムバス5,6.
7は互いに分割され、システムバス5はメモリ例接続装
置1内のメモリ(第3図に示すエリア32)に接続され
てプロセッサ8.9に使用され、システムバス6はメモ
リ付接続装置2および3内のメモリ(エリア3133)
に接続されてプロセッサ12およびアタプタ−13に使
用され、システムバス7はメモリ付接続装置4内のメモ
リくエリア34〉に接続されてプロセッサ12およびア
タプタ−13に使用されている。時刻T。から3T以上
経過後も同様にシステムバス5,6.7の分割状態を示
している。
第1図に示す実施例のようなハードウェア構成の場合、
均下の様なシステムバスの分割ができる。
(ケース1)3つのシステムバスに分割する。
(ケース2)2つのシステムバスに分割する。この場合
、システムバス5と6を連結し1つにする場合と、シス
テムバス6と7を連結し1つにする場合の2通りがある
(ケース3)システムバス5,6.7をすべて連結し、
1つのシスデノ、バスとして使用する。
ケース3は、ハードウェアの構造からみると従来の方式
(第8図)と全く同しになるが、このケースかとられる
のはプロセッサ8又はプロセッサ9がメモリ付接続装置
4にあるメモリを使用する時、プロセッサ12がメモリ
付接続装置1にあるメモリを使用する時のみである。ケ
ース1.ケース2は、各メモリ付接続装置内のメモリを
とちらのシステムバスに組み入れるかにより更に細分化
される。
以上のケースは、メモリ付接続装置内のバッファ25.
26をコントロールする事により動的に変化させる事が
できる。システムバスとして最も効率か良くなるのはケ
ース1のときであり、ケース1となる時間か多くなるよ
うに、それぞれのプロセッサ及びアタプターの制御プロ
クラム、ワークエリアの配置を考虜゛するたけてシステ
ムバス使用待ちによる性能の低下を最低限に押さえる事
がてきる。
(発明の効果〕 以上説明したように本発明は、システムバスを分割し、
接続装置内のメモリに適宜に分割したシステムバスを接
続する事により、独立したバス及びメモリ装置として動
作さぜる事がてき、バス使用待ちによる性能低下を防く
事かてきるという効果がある。
又、メモリ装置を分割して各接続装置に配置する為、ど
れかに障害が起った時の切り離しも容易であり、メモリ
付接続装置にバスを接続する事により、バージョンアッ
プも容易である。
【図面の簡単な説明】
第1図は本発明の一実施例のフロック図、第2図は第1
図に示すメモリ付接続装置のフロック図、第3図はメモ
リ付接続装置1.2,3.4に割りあてられたメモリ空
間を示すメモリマツプ図、第4図は第1図に示す実施例
で実行されるプロクラムの一例のメモリマツプ図、第5
図は第8図に示ず従来のシステムバス構成方式による動
作例を示すタイムチャー1・、第6図は第1図に示す実
施例による動作例を示すタイムチャ−1へ、第7図は第
6図に示す動作例におけるシステムバスの分割状態を示
す模式図、第8図は従来のシステムバス構成方式を示す
模式図である。 1.2,3.4  メモリイ」接続装置、5,67・・
・システムバス、8,9,10.12・プロセッサ、I
]、、13・・アダプター、2]、、23・アドレス・
データバス、22・・メモリ付接続装置内アドレス デ
ータバス、25.26・・双方向バッファ、27・・バ
スコントローラ、28 メモリコントローラ、2つ・・
メモリ、30 システムバス、81・・・メモリ装置、
82・・システムバス、83.84,85.87・プロ
セッサ、8688・アダプター

Claims (1)

  1. 【特許請求の範囲】 分割された複数のシステムバスと、 このシステムバスのうちの2つのそれぞれにそれぞれが
    接続される一対の双方向のバッファと、この一対のバッ
    ファの間に接続されるとともに対応するメモリに接続さ
    れる接続装置内バスとを備えたメモリ付接続装置とを含
    み、 前記バッファを制御することにより前記システムバス相
    互の接続および前記システムバスと前記メモリとの接続
    状態を設定することを特徴とするシステムバス構成方式
JP16983988A 1988-07-06 1988-07-06 システムバス構成方式 Pending JPH0218655A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16983988A JPH0218655A (ja) 1988-07-06 1988-07-06 システムバス構成方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16983988A JPH0218655A (ja) 1988-07-06 1988-07-06 システムバス構成方式

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JPH0218655A true JPH0218655A (ja) 1990-01-22

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ID=15893881

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JP16983988A Pending JPH0218655A (ja) 1988-07-06 1988-07-06 システムバス構成方式

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