JPH02174254A - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
- Publication number
- JPH02174254A JPH02174254A JP63330116A JP33011688A JPH02174254A JP H02174254 A JPH02174254 A JP H02174254A JP 63330116 A JP63330116 A JP 63330116A JP 33011688 A JP33011688 A JP 33011688A JP H02174254 A JPH02174254 A JP H02174254A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- ground
- ground pin
- die pad
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010276 construction Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 2
- 235000007575 Calluna vulgaris Nutrition 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＣパッケージに関する。
従来、この種のＩＣパッケージでは第３図に示すように
グランドピン５とダイパッド１はＩＣパッケージ本体４
上に別々の部品で構成されており、各々電気的な結合は
なく、ＩＣチップ２のグランド電極２ａとグランドピン
５との間を比較的長いボンディング線３を用いて結線せ
ざるをえなかった。
グランドピン５とダイパッド１はＩＣパッケージ本体４
上に別々の部品で構成されており、各々電気的な結合は
なく、ＩＣチップ２のグランド電極２ａとグランドピン
５との間を比較的長いボンディング線３を用いて結線せ
ざるをえなかった。
上述した従来のＩＣパッケージはダイパッド１とグラン
ドピン５が各々別部品として構成されるため、 ＩＣチ
ップ２のグランド電極２ａとグランドピン５を接続する
ためには長いボンディング線３が必要である。さらに、
ダイパッド１とグランドピン５が別部品で構成されるた
め、チップ２のグランド電極２８とグランドピン５を接
続する箇所が限られ、チップ２上でグランドピン５と反
対側にある部分はグランドノイズが大きく、その部分に
集積された回路は誤動作しやすいという欠点があった。
ドピン５が各々別部品として構成されるため、 ＩＣチ
ップ２のグランド電極２ａとグランドピン５を接続する
ためには長いボンディング線３が必要である。さらに、
ダイパッド１とグランドピン５が別部品で構成されるた
め、チップ２のグランド電極２８とグランドピン５を接
続する箇所が限られ、チップ２上でグランドピン５と反
対側にある部分はグランドノイズが大きく、その部分に
集積された回路は誤動作しやすいという欠点があった。
また、上述した従来のＩＣパッケージはチップ２がのる
ダイパッド１がＩＣパッケージ本体４の中央部にあるた
め、グランドピン５のリードフレームが長くなり、この
ためにグランドノイズが大きくなるという欠点があった
。
ダイパッド１がＩＣパッケージ本体４の中央部にあるた
め、グランドピン５のリードフレームが長くなり、この
ためにグランドノイズが大きくなるという欠点があった
。
グランドノイズをおさえるためには、グランドピン５の
センターピン化が考えられるが、従来のものとビンコン
バチでなくなるので、使用しにくいという欠点があった
。
センターピン化が考えられるが、従来のものとビンコン
バチでなくなるので、使用しにくいという欠点があった
。
本発明の目的は前記ａ題を解決したＩＣパッケージを提
供することにある。
供することにある。
（課題を解決するための手段〕
前記目的を達成するため１本発明はＩＣパッケージにお
いて、ＩＣチップが実装されるダイパッドとグランドピ
ンとを一体携造としたものである。また本発明はＩＣパ
ッケージにおいて、 ＩＣチップが実装されるダイパッ
ドの設置位置をグランドピンに隣接する位置に設定した
ものである。
いて、ＩＣチップが実装されるダイパッドとグランドピ
ンとを一体携造としたものである。また本発明はＩＣパ
ッケージにおいて、 ＩＣチップが実装されるダイパッ
ドの設置位置をグランドピンに隣接する位置に設定した
ものである。
次に本発明について図面を参照して説明する。
（実施例１）
第１図は本発明の実施例１を示す平面図である。
第１図において１本発明はＩＣチップ２が実装されるダ
イパッド１とグランドピン５のリードフレームを一体化
した構造を有する。また４はＩＣパッケージ本体である
０本発明によればダイパッド１と一体化されたグランド
ピン５のリードフレームに、 ＩＣチップ２のグランド
電極２ａを直接ボンディングすることが可能となり、ボ
ンディング線３を従来のＩＣパッケージより短くするこ
とができる。
イパッド１とグランドピン５のリードフレームを一体化
した構造を有する。また４はＩＣパッケージ本体である
０本発明によればダイパッド１と一体化されたグランド
ピン５のリードフレームに、 ＩＣチップ２のグランド
電極２ａを直接ボンディングすることが可能となり、ボ
ンディング線３を従来のＩＣパッケージより短くするこ
とができる。
また、ダイパッド１がグランドであるので、チップ２の
端であれば、どの部分でもグランドにボンディングでき
る。
端であれば、どの部分でもグランドにボンディングでき
る。
したがって、本発明によれば、 ＩＣパッケージのダイ
パッドとグランドピンのリードフレームを一体化した構
造にすることにより、次のような効果がある。すなわち
、従来のＩＣパッケージによれば。
パッドとグランドピンのリードフレームを一体化した構
造にすることにより、次のような効果がある。すなわち
、従来のＩＣパッケージによれば。
第３図に示すように、２チツプ２のグランド電極２ａを
グランドピン５のリードフレームに接続する際にボンデ
ィング線３が長くなり、グランドノイズの原因になると
ともに、限られた部分でしか接続できないために、チッ
゛ブ２上でグランドノイズの大きい部分（大抵グランド
ピンより遠い部分）が生じてしまう、これに対し、本発
明のようにダイパッド１とグランドピン５のリードフレ
ームを一体化した構造にすると、チップ２のグランド電
極２ａはダイパッド１上にボンディングすればよく、チ
ップ２のどの部分でもボンディングでき、ボンディング
線３が短くてすみ、グランドノイズの影響を少なくでき
１回路の誤動作を防ぐ効果がある。
グランドピン５のリードフレームに接続する際にボンデ
ィング線３が長くなり、グランドノイズの原因になると
ともに、限られた部分でしか接続できないために、チッ
゛ブ２上でグランドノイズの大きい部分（大抵グランド
ピンより遠い部分）が生じてしまう、これに対し、本発
明のようにダイパッド１とグランドピン５のリードフレ
ームを一体化した構造にすると、チップ２のグランド電
極２ａはダイパッド１上にボンディングすればよく、チ
ップ２のどの部分でもボンディングでき、ボンディング
線３が短くてすみ、グランドノイズの影響を少なくでき
１回路の誤動作を防ぐ効果がある。
また、グランドピンとＩＣチップが直接に接触している
ので、チップで生じた熱がグランドピンを伝わり、パッ
ケージの熱抵抗が上がるという２次的な効果も期待でき
る。
ので、チップで生じた熱がグランドピンを伝わり、パッ
ケージの熱抵抗が上がるという２次的な効果も期待でき
る。
（実施例２）
第２図は本発明の実施例２を示す平面図である。
本実施例はダイパッド１の設置位置をグランドピン５に
隣接する位置に設定したものである。これによってグラ
ンドピン５のリードフレームの長さが短くなり、グラン
ドピン５のインダクタンスも小さくなる。
隣接する位置に設定したものである。これによってグラ
ンドピン５のリードフレームの長さが短くなり、グラン
ドピン５のインダクタンスも小さくなる。
従来のＩＣパッケージであると、第３図に示すようにダ
イパッド１のチップ２が載る部分がパッケージの中央部
に位置しているため、ｆｆｉ源ビン６のリードフレーム
とグランドピン５のリードフレームが同じ長さで１両方
のビンがパッケージのコーナーに位置し、長くなってし
まう、 ＩＣのＬｏｗ側のノイズマージンがＨｉ ｇ
ｈ側のノイズマージンに比べて小さいことを考えれば、
グランドピン５のり一ドフレームの長さと電源ビン６の
リードフレームの長さが同じであるのは、不合理である
。これに対し１本発明によれば、ＩＣパッケージ内のチ
ップが載るダイパッド１をグランドピン５の方向に移動
させることにより、グランドピン５のリードフレームを
短くシ、グランドピンのリードフレームのインダクタン
スを小さくすることによりグランドノイズを減少できる
効果がある。
イパッド１のチップ２が載る部分がパッケージの中央部
に位置しているため、ｆｆｉ源ビン６のリードフレーム
とグランドピン５のリードフレームが同じ長さで１両方
のビンがパッケージのコーナーに位置し、長くなってし
まう、 ＩＣのＬｏｗ側のノイズマージンがＨｉ ｇ
ｈ側のノイズマージンに比べて小さいことを考えれば、
グランドピン５のり一ドフレームの長さと電源ビン６の
リードフレームの長さが同じであるのは、不合理である
。これに対し１本発明によれば、ＩＣパッケージ内のチ
ップが載るダイパッド１をグランドピン５の方向に移動
させることにより、グランドピン５のリードフレームを
短くシ、グランドピンのリードフレームのインダクタン
スを小さくすることによりグランドノイズを減少できる
効果がある。
以上説明したように本発明によれば、ＩＣパッケージお
けるグランドノイズを減少できる効果を有する。
けるグランドノイズを減少できる効果を有する。
第１図は本発明の実施例１を示す平面図、第２図は本発
明の実施例２を示す平面図、第３図は従来例を示す平面
図である。 ｌ・・・ダイパッド ２・・・ＩＣチップ３・
・・ボンディング線 ４・・・ＩＣパッケージ本体５
・・・グランドピン ｂ 第２図 １ タイパッド ４ ■Ｃパ・ソケージ杢俸 ５°り゛ラレドビン 第３図
明の実施例２を示す平面図、第３図は従来例を示す平面
図である。 ｌ・・・ダイパッド ２・・・ＩＣチップ３・
・・ボンディング線 ４・・・ＩＣパッケージ本体５
・・・グランドピン ｂ 第２図 １ タイパッド ４ ■Ｃパ・ソケージ杢俸 ５°り゛ラレドビン 第３図
Claims (2)
- （１）ＩＣパッケージにおいて、ＩＣチップが実装され
るダイパッドとグランドピンとを一体構造としたことを
特徴するＩＣパッケージ。 - （２）ＩＣパッケージにおいて、ＩＣチップが実装され
るダイパッドの設置位置をグランドピンに隣接する位置
に設定したことを特徴とするＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330116A JPH02174254A (ja) | 1988-12-27 | 1988-12-27 | Ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330116A JPH02174254A (ja) | 1988-12-27 | 1988-12-27 | Ｉｃパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174254A true JPH02174254A (ja) | 1990-07-05 |
Family
ID=18228978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330116A Pending JPH02174254A (ja) | 1988-12-27 | 1988-12-27 | Ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0459956U (ja) * | 1990-09-29 | 1992-05-22 | ||
| JP2001094040A (ja) * | 1999-09-22 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-12-27 JP JP63330116A patent/JPH02174254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0459956U (ja) * | 1990-09-29 | 1992-05-22 | ||
| JP2001094040A (ja) * | 1999-09-22 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
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