JPH0631157U - Lsiリードフレーム - Google Patents

Lsiリードフレーム

Info

Publication number
JPH0631157U
JPH0631157U JP067411U JP6741192U JPH0631157U JP H0631157 U JPH0631157 U JP H0631157U JP 067411 U JP067411 U JP 067411U JP 6741192 U JP6741192 U JP 6741192U JP H0631157 U JPH0631157 U JP H0631157U
Authority
JP
Japan
Prior art keywords
lsi
heat spreader
lead
lead frame
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP067411U
Other languages
English (en)
Inventor
忠明 椎葉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP067411U priority Critical patent/JPH0631157U/ja
Publication of JPH0631157U publication Critical patent/JPH0631157U/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 樹脂封入タイプのLSIデバイスにおいて、
動作時に発生する同時スイッチング雑音を抑制すること
ができるLSIリードフレームを提供する。 【構成】 樹脂封入タイプのLSIデバイスに用いるL
SIリードフレームにLSIチップ1のアイランドを形
成する電源用ヒートスプレッダ6または接地用ヒートス
プレッダ9と、各々の電位を共有する電源用内部リード
5または接地用内部リードを備えることによって、リー
ド・インダクタンスを低減する。

Description

【考案の詳細な説明】
【0001】
【産業上の利用分野】
本考案はLSIリードフレームに関し、特に放熱性の向上を主目的とした多層 のLSIリードフレームに関する。
【0002】
【従来の技術】
従来の多層のLSIリードフレームは、図5及び図6に示すように、LSIチ ップをマウントするアイランド部分を除去したLSIリードフレーム101に、 パッケージの熱抵抗を下げる、すなわち放熱性を向上される為のヒート・スプレ ッダ(放熱板)102を、絶縁フィルム106によって接続し、アイランドを形 成している。したがって、電気的な接合が全く無いため、ヒートスプレッダ10 2、すなわちアイランドの電位はフローティングとなっている。
【0003】 前記内部リード部103は、LSIチップ上のボンディング・パッドとボンデ ィング・ワイヤによって電気的に接続される部分で最終的には樹脂封入され、外 部から観察されない。外部リード部104は、内部リード部103を経由して電 気的に接続され、最終的には実装基板上に接続される。タイバー107は、樹脂 封入時において、リードフレームのねじれを防止するためのもので、樹脂封入後 は、外部リードピン104毎に切断される。ガイドホール105は、通常複数個 存在し、各組立工程における位置決めに用いられる。
【0004】 図7は、従来の多層のLSIリードフレームを使用したLSIデバイスを示す 断面図である。図7に示すLSIデバイスにおいては、ヒートスプレッダ111 に2つの外部リード109が絶縁フィルム112を介して接続されている。前記 ヒートスプレッダ111の上には、LSIチップ113がマウントされている。 2つの外部リード109は、それぞれヒートスプレッダ111の上に配置された ボンディングワイヤ108によりLSIチップ113に電気的に接続されている 。これらは、封入樹脂110により被覆されている。
【0005】
【考案が解決しようとする課題】
従来の多層のLSIリードフレームでは、アイランドの無いLSIFリードフ レームに、個々の内部リードと一定面積で接続可能な面積を持ったヒートスプレ ッダを絶縁フィルムを用いて接続し、LSIチップのアイランドとして使用する ため、放熱性の向上は期待できる。
【0006】 しかしながら、そもそもの消費電力増大の原因は、ユーザーの多機能および高 性能要求を満足するためのデバイスの多ピン化・大型チップ化・高速動作化であ り、それらに付随して発生する同時スイッチング雑音の増大を抑制することが困 難であるという問題がある。
【0007】 そこで、本発明の技術的課題は、同時スイッチング雑音を抑制することができ るLSIリードフレームを提供することである。
【0008】
【課題を解決するための手段】
本考案のLSIリードフレームは、電源用内部リード又は接地用内部リードと 電気的に接続された電源用ヒートスプレッダ又は接地用ヒートスプレッダ、当該 ヒートスプレッダと電気的に信号用内部リードとを備えている。
【0009】 即ち、本考案は、上述した従来の多層LSIリードフレームに対し、ヒートス プレッダと内部リードとの接続において、電気的に接続する電源用または接地用 内部リードと、絶縁する信号用内部はリードに分離して接続するという相違点を 有する。
【0010】
【実施例】
[実施例1] 次に本考案の実施例について図面を参照して説明する。
【0011】 図1は本考案の一実施例の樹脂封入後の断面図である。LSIチップ1は、電 源用ヒートスプレッダ6、及び接地用ヒートスプレッダ9をアイランドとして、 絶縁性のマウント材でマウントされている。本実施例の多層のLSIリードフレ ームにおいて、信号用リード4と電源用ヒートスプレッダ6または接地用ヒート スプレッダ9は、絶縁フィルム7によって、電気的に絶縁して接続されている。
【0012】 一方、電源用内部リード5は電源用ヒートスプレッダ6と電気的に接続されて いる。また、接地用内部リード5は接地用ヒートスプレッダ9と電気的に接続さ れている。LSIチップ1と、信号用リード4及び電源用内部リード(接地用内 部リード)5は、ボンディングワイヤ3によって、電気的に接続されている。ワ イヤボンディング工程後、封入樹脂2によって、LSIチップ1は樹脂封入され る。
【0013】 図2はヒートスプレッダの形状を示す平面図である。本実施例において、ヒー トスプレッダは電源用ヒートスプレッダ6と接地用ヒートスプレッダ9に2分割 されており、絶縁フィルム7で位置固定することによって、2個のヒートスプレ ッダ6,9はLSIチップ1をマウントするアイランドを形成している。
【0014】 尚、絶縁フィルム7はLSIリードフレームの内部リードと接着するヒートス プレッダ6,9の周辺部を覆っているが、電源用内部リード及び接地用内部リー ド5が接続される部分8には、存在しない。
【0015】 図3は、LSIリードフレームとヒートスプレッダ6,9が一体形状になる前 の形状を示す図である。LSIリードフレームの内部リード4,5は、パターン 形成時に図3に示すように曲げられる。
【0016】 図4は、LSIリードフレームとヒートスプレッダ6,9が圧着されて一体形 状に成った状態を示す図である。信号用リードとヒートスプレッダとの絶縁フィ ルム部での絶縁接続は当然であるが、LSIリードフレームの剛性によって、電 源用内部リード5と電源用ヒートスプレッダ6も電気的に接続可能である。これ は、接地用内部リード・接地用ヒートスプレッダ間においても同様である。
【0017】 一般に、複数の入出力ピンが同時に変化した時に、電源電流の変動が原因で発 生するスイッチング雑音ΔVは、
【0018】
【数1】
【0019】 で表される。
【0020】 よってΔVによって起こる電源や接地の電位の変化が、次段の回路を誤動作さ せる。例えば、TTLインターフェースの入力電圧(VIL)は0.8Vであり 、この値以下に接地電位を維持しなければならない。
【0021】 しかしながら、多層のLSIリードフレームの採用の必要性が有るデバイスに おいて、同時変化ピン数や電源電流の減少は、性能低下を意味する。したがって 、ΔVを小さくするには、電源及び接地線のインダクタンス低減が最も効果的で ある。
【0022】 従来は、ひとつの電源用あるいは接地用のLSI上のパッドから1本のボンデ ィングワイヤ及び1本の電源用あるいは接地用リードを経由して各々LSI外部 の電源あるいはGNDに接続されているのに対し、本実施例において、電源用ピ ンと接地用ピンを各々、電源用・接地用のヒートスプレッダで共通接続すること によって、電位の伝達経路の並列化によりインダクタンスおよび抵抗成分の低減 が可能となり全体のインピーダンスが減少し、動作時のスイッチング雑音を抑制 する効果がある。 [実施例2] 図8は、本考案の第2の実施例の樹脂封入後の断面図である。図9は、図8の ヒートスプレッダの形状を示す平面図である。本実施例において、ヒートスプレ ッダ12は1枚構成で、接地用内部リード11との接続部分は絶縁フィルム7を 除去し、バンプ10を形成して電気的に接合するため、信号用リード4及び接地 用内部リード11は実施例1のような形状に曲げ剛性を持たせる必要はない。
【0023】 本実施例では、LSIチップ1をアイランド、すなわちヒートスプレッダ12 に導電性のマウント材を用いてマウントする場合には、LSIチップ1のサブス トレートの電位が供給でき、静電破壊耐圧の向上が期待できる。
【0024】
【考案の効果】
本考案は、ヒートスプレッダと内部リードとの接続において、電気的に接続す る電源用または接地用ピンと、絶縁する信号用ピンとに分離して接続する構造を 持つことによって、動作時の同時スイッチング雑音を抑制できるという効果があ る。
【図面の簡単な説明】
【図1】本考案の実施例1における樹脂封入後の状態を
示す断面図である。
【図2】図1のヒートスプレッダの形状を示す平面図で
ある。
【図3】図1のLSIリードフレームとヒートスプレッ
ダとを分離した状態を示す図である。
【図4】LSIリードフレームとヒートスプレッダとを
一体とした状態を示す図である。
【図5】従来のLSIリードフレームを示す平面図であ
る。
【図6】図5のLSIリードフレームを示す断面図であ
る。
【図7】従来のLSIリードフレームを使用したLSI
デバイスを示す断面図である。
【図8】本考案の実施例2における樹脂封入後の状態を
示す断面図である。
【図9】図8のヒートスプレッダの形状を示す平面図で
ある。
【符号の説明】 1 LSIチップ 2 封入樹脂 3 ボンディングワイヤ 4 信号用リード 5 電源用内部リード(接地用内部リード) 6 電源用ヒートスプレッダ 7 絶縁フィルム 8 絶縁フィルム除去部 9 接地用ヒートスプレッダ 10 バンブ 11 接地用ヒートスプレッダ 12 ヒートスプレッダ 101 リードフレーム 102 ヒートスプレッダ 103 内部リード 104 外部リード 105 ガイドホール 106 絶縁フィルム 107 タイバー 108 ボンディングワイヤ 109 外部リード 110 封入樹脂 111 ヒートスプレッダ 112 絶縁フィルム
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/29

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項1】 電源用または接地用ヒートスプレッダ
    と、当該ヒートスプレッダと電位を共有する電源用内部
    リードまたは接地用内部をリードを備えることを特徴と
    するLSIリードフレーム。
JP067411U 1992-09-28 1992-09-28 Lsiリードフレーム Pending JPH0631157U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP067411U JPH0631157U (ja) 1992-09-28 1992-09-28 Lsiリードフレーム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP067411U JPH0631157U (ja) 1992-09-28 1992-09-28 Lsiリードフレーム

Publications (1)

Publication Number Publication Date
JPH0631157U true JPH0631157U (ja) 1994-04-22

Family

ID=13344150

Family Applications (1)

Application Number Title Priority Date Filing Date
JP067411U Pending JPH0631157U (ja) 1992-09-28 1992-09-28 Lsiリードフレーム

Country Status (1)

Country Link
JP (1) JPH0631157U (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6319525B1 (ja) * 2017-05-26 2018-05-09 三菱電機株式会社 半導体装置
WO2024090278A1 (ja) * 2022-10-27 2024-05-02 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6319525B1 (ja) * 2017-05-26 2018-05-09 三菱電機株式会社 半導体装置
WO2018216219A1 (ja) * 2017-05-26 2018-11-29 三菱電機株式会社 半導体装置
WO2024090278A1 (ja) * 2022-10-27 2024-05-02 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法

Similar Documents

Publication Publication Date Title
US5373188A (en) Packaged semiconductor device including multiple semiconductor chips and cross-over lead
US5800958A (en) Electrically enhanced power quad flat pack arrangement
US5598031A (en) Electrically and thermally enhanced package using a separate silicon substrate
EP1374305B1 (en) Enhanced die-down ball grid array and method for making the same
US5386141A (en) Leadframe having one or more power/ground planes without vias
TW510034B (en) Ball grid array semiconductor package
USRE43663E1 (en) Semiconductor device
JP2546195B2 (ja) 樹脂封止型半導体装置
JPH05109972A (ja) リードフレーム及び集積回路チツプのパツケージ・アセンブリ
JP2560974B2 (ja) 半導体装置
JPH0575017A (ja) 直接式マイクロ回路の減結合装置
US6329710B1 (en) Integrated circuit package electrical enhancement
JPH04307943A (ja) 半導体装置
US6047467A (en) Printed circuit board layout to minimize the clock delay caused by mismatch in length of metal lines and enhance the thermal performance of microelectronics packages via conduction through the package leads
US7102211B2 (en) Semiconductor device and hybrid integrated circuit device
JPH0631157U (ja) Lsiリードフレーム
JP3183064B2 (ja) 半導体装置
JP3942495B2 (ja) 半導体装置
JP3259217B2 (ja) ノイズ低減パッケージ
JPH0521694A (ja) 半導体装置
JP3248117B2 (ja) 半導体装置
JP2646988B2 (ja) 樹脂封止型半導体装置
JP2727654B2 (ja) 半導体集積回路素子搭載用パッケージ
JP2522455B2 (ja) 半導体集積回路装置
KR200161172Y1 (ko) 반도체 칩

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980722