JPH02164026A - マスクを使用しない自己整列コンタクトの形成方法 - Google Patents
マスクを使用しない自己整列コンタクトの形成方法Info
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- JPH02164026A JPH02164026A JP1274759A JP27475989A JPH02164026A JP H02164026 A JPH02164026 A JP H02164026A JP 1274759 A JP1274759 A JP 1274759A JP 27475989 A JP27475989 A JP 27475989A JP H02164026 A JPH02164026 A JP H02164026A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、集積回路内特に集積されたMISFET構造
上に自己整列金属−半導体オームコンタクトを形成する
ための方法に関する。
上に自己整列金属−半導体オームコンタクトを形成する
ための方法に関する。
(従来技術とその問題点)
MISFET構造(あるいはより一般的にMOSトラン
ジスタ)のドレーン(及びソース)を集積回路のそれぞ
れの金属トラックに電気的に接続する問題は、これらの
集積構造のサイズの減少とともにその重要性が増加して
いる。第1図には、それぞれ4及び5である2本の平行
なゲートライン間のエリア中の金属層l及びシリコン3
間にあり、通常多結晶シリコンで形成され、通常酸化シ
リコンの絶縁材料で形成された側面のテーパーを有する
コンタクトの通常の形態が示されている。
ジスタ)のドレーン(及びソース)を集積回路のそれぞ
れの金属トラックに電気的に接続する問題は、これらの
集積構造のサイズの減少とともにその重要性が増加して
いる。第1図には、それぞれ4及び5である2本の平行
なゲートライン間のエリア中の金属層l及びシリコン3
間にあり、通常多結晶シリコンで形成され、通常酸化シ
リコンの絶縁材料で形成された側面のテーパーを有する
コンタクトの通常の形態が示されている。
このコンタクトは、マスキングとエツチングプロセスに
より、絶縁層2の厚さ方向に故意に開口された「ホール
」を通して形成されている。
より、絶縁層2の厚さ方向に故意に開口された「ホール
」を通して形成されている。
デイメンジョンが小さくなると、このようなマスキング
レジストを通る微小なウィンドー及びマスクの正確な配
列に関する食刻的な困難性、及び絶縁層2の厚さ方向の
微小なホール内に付着した金属の良好なステップカバレ
ジの保証に関するプロセス的な困難性が増加する。
レジストを通る微小なウィンドー及びマスクの正確な配
列に関する食刻的な困難性、及び絶縁層2の厚さ方向の
微小なホール内に付着した金属の良好なステップカバレ
ジの保証に関するプロセス的な困難性が増加する。
最近、これらの技術的問題を解決するために、そしてV
LS I及びULS I集積デバイスの製造のために必
要なサブミクロンサイズのコンタクトを形成するための
幾つかの新しい技術:つまり金属による良好なステップ
カバレジをより容易に達成するためにホールにテーパー
を付けるための改良された技術、金属プラグによりホー
ルを予備充填するための特別な技術をしばしば伴う1ミ
クロンメートルより小さいデイメンジョンを有するエリ
アの限定を促進するための改良された食刻技術が、提案
されている。
LS I及びULS I集積デバイスの製造のために必
要なサブミクロンサイズのコンタクトを形成するための
幾つかの新しい技術:つまり金属による良好なステップ
カバレジをより容易に達成するためにホールにテーパー
を付けるための改良された技術、金属プラグによりホー
ルを予備充填するための特別な技術をしばしば伴う1ミ
クロンメートルより小さいデイメンジョンを有するエリ
アの限定を促進するための改良された食刻技術が、提案
されている。
一般に既知技術の明確な欠点は、コンタクトのマスキン
グが十分な正確性のレベルを必要とする高度に重要なス
テップのままであるという事実により表される。
グが十分な正確性のレベルを必要とする高度に重要なス
テップのままであるという事実により表される。
(発明の目的及び概要)
本発明の主目的は、MISFETタイプ構造の実質的に
自己整列的な金属−半導体コンタクトを形成するための
新規な方法を提供することである。
自己整列的な金属−半導体コンタクトを形成するための
新規な方法を提供することである。
基本的に本発明は、サブミクロンのホールの内側に金属
が付着する技術的問題点を回避しながら、コンタクトマ
スクの使用を必要とせずに金属−半導体コンタクトを形
成するための方法を提供する。
が付着する技術的問題点を回避しながら、コンタクトマ
スクの使用を必要とせずに金属−半導体コンタクトを形
成するための方法を提供する。
本発明は、食刻限定の問題とサブミクロンコンタクト形
成の際のステップカバレジの問題の効果的な解決を提供
する。
成の際のステップカバレジの問題の効果的な解決を提供
する。
本発明の対象である方法の他の特別な特徴は、コンタク
ト形成を進行させる際に、ウェファの表面上に既に形成
された隣接するゲート構造に対して完全に自己整列的に
前記コンタクトが形成されるという事実により9表され
る。
ト形成を進行させる際に、ウェファの表面上に既に形成
された隣接するゲート構造に対して完全に自己整列的に
前記コンタクトが形成されるという事実により9表され
る。
(図面の簡単な説明)
本発明の異なった態様及び利点は、添付図面を参照しな
がら行われるその実施例の説明を通してより完全に理解
されるであろう。
がら行われるその実施例の説明を通してより完全に理解
されるであろう。
第1図は、既に述べたように、既知技術に従って形成さ
れたコンタクトを示し、 第2図は、2個の隣接するゲートライン間のシリコンエ
リア上に写真食刻的に限定された第1図の従来技術のコ
ンタクトの平面図であり、第3図は、本発明実施例によ
り形成された自己整列コンタクトの概略平面図であり、 第4〜9図は、自己整列コンタクトを形成する本発明実
施例のプロセスを示している。
れたコンタクトを示し、 第2図は、2個の隣接するゲートライン間のシリコンエ
リア上に写真食刻的に限定された第1図の従来技術のコ
ンタクトの平面図であり、第3図は、本発明実施例によ
り形成された自己整列コンタクトの概略平面図であり、 第4〜9図は、自己整列コンタクトを形成する本発明実
施例のプロセスを示している。
(好ましい実施例の説明)
従来技術によるコンタクトの概略平面図(第2図)と本
発明実施例により形成されたコンタクトの概略平面図(
第3図)を比較すると本発明の特徴の1つが容易に理解
できる。図中において共通の構造素子は第1図の説明に
使用したものと同じ数字により示されている。2個の隣
接するゲートラインがそれぞれ4及び5で示され、そし
て点線により、その電気伝導性を増加させるために通常
強くドープされた多結晶シリコンである導電性物質のゲ
ートライン4及び5のサイドに沿って形成された絶縁物
質のそれぞれのスペーサ6の端部が示されている。その
限定されたトラックが第2図及び第3図の平面図中に1
で示されている第2の金属レベルとの電気的連続性を確
立するために、絶縁層(第1図中に2で示されている)
を通して形成されるコンタクトのエリアは、平行でスペ
ースの狭いハツチングにより明示されている。容易に判
るように、従来技術により形成されたコンタクトの場合
、該コンタクトの形成は前記2個の隣接するゲートライ
ン4及び5のスペーサ6の2個の反対端部間に形成され
るエリア上に写真食刻手段により正確に整列して行われ
る。対照的に本発明実施例により形成されるコンタクト
の場合には、引き続き説明する本発明実施例のプロセス
で明示されるように、前記2個の隣接するゲートライン
4及び5に対して自己整列条件でコンタクトの形成が生
ずる。
発明実施例により形成されたコンタクトの概略平面図(
第3図)を比較すると本発明の特徴の1つが容易に理解
できる。図中において共通の構造素子は第1図の説明に
使用したものと同じ数字により示されている。2個の隣
接するゲートラインがそれぞれ4及び5で示され、そし
て点線により、その電気伝導性を増加させるために通常
強くドープされた多結晶シリコンである導電性物質のゲ
ートライン4及び5のサイドに沿って形成された絶縁物
質のそれぞれのスペーサ6の端部が示されている。その
限定されたトラックが第2図及び第3図の平面図中に1
で示されている第2の金属レベルとの電気的連続性を確
立するために、絶縁層(第1図中に2で示されている)
を通して形成されるコンタクトのエリアは、平行でスペ
ースの狭いハツチングにより明示されている。容易に判
るように、従来技術により形成されたコンタクトの場合
、該コンタクトの形成は前記2個の隣接するゲートライ
ン4及び5のスペーサ6の2個の反対端部間に形成され
るエリア上に写真食刻手段により正確に整列して行われ
る。対照的に本発明実施例により形成されるコンタクト
の場合には、引き続き説明する本発明実施例のプロセス
で明示されるように、前記2個の隣接するゲートライン
4及び5に対して自己整列条件でコンタクトの形成が生
ずる。
本発明プロセスの基本的なステップが、第4図から第9
図に例示され、該プロセスは次のステップを含んで成っ
ている。
図に例示され、該プロセスは次のステップを含んで成っ
ている。
(a) 実質的に前記ゲートライン4及び5を形成す
るために使用されたものとは異なった金属材料のマトリ
ックス金属層7を適合するよう (この場合には、製造
されているウェファのフロント上の、ゲート酸化物層に
よりシリコン3から絶縁されテーパー状の酸化シリコン
スペーサ6が設けられた第1の導電性物質である平行ト
ラック4及び5の形態の平行なゲートラインの存在によ
り特徴付けられる、下方に存在する形態上に、均一厚さ
の付着を形成するために実質的に有利になっている付着
条件下で)付着させる。前記ゲートライン4及び5が通
常のように多結晶シリコンにより形成されている場合に
は、例えばアルミニウムがこのマトリックス金属層7を
形成するために使用できる。
るために使用されたものとは異なった金属材料のマトリ
ックス金属層7を適合するよう (この場合には、製造
されているウェファのフロント上の、ゲート酸化物層に
よりシリコン3から絶縁されテーパー状の酸化シリコン
スペーサ6が設けられた第1の導電性物質である平行ト
ラック4及び5の形態の平行なゲートラインの存在によ
り特徴付けられる、下方に存在する形態上に、均一厚さ
の付着を形成するために実質的に有利になっている付着
条件下で)付着させる。前記ゲートライン4及び5が通
常のように多結晶シリコンにより形成されている場合に
は、例えばアルミニウムがこのマトリックス金属層7を
形成するために使用できる。
例えばスパッタリングにより適合するよう付着される前
記マトリックス金属層7の厚さは、第4図に示すように
、2個の隣接するゲートライン間に形成される谷部の底
部が前記ゲートライン4及び5のピークレベルより高い
レベルになるために十分なものでなければならない。こ
のマトリックス金属層7の厚さは実際には、約1000
0人である。
記マトリックス金属層7の厚さは、第4図に示すように
、2個の隣接するゲートライン間に形成される谷部の底
部が前記ゲートライン4及び5のピークレベルより高い
レベルになるために十分なものでなければならない。こ
のマトリックス金属層7の厚さは実際には、約1000
0人である。
(bl ビーク上で約2000人、谷部では約650
0人の厚さを有する例えばスパン−オン−グラスつまり
SOGであるプラナリゼーション物質の層8を付着させ
る。このようなプラナリゼーション物質(S OG)を
適用する特性及び操作は当業者には周知であり、より以
上の説明は余計であると思われる。好適な商業的に入手
できるこの種の物質は、商品名AC410としてアライ
ド・ケミカルズ社により生産されている。製造工程のこ
の時点におけるウェファの断面図は第4図に示す通りで
ある。
0人の厚さを有する例えばスパン−オン−グラスつまり
SOGであるプラナリゼーション物質の層8を付着させ
る。このようなプラナリゼーション物質(S OG)を
適用する特性及び操作は当業者には周知であり、より以
上の説明は余計であると思われる。好適な商業的に入手
できるこの種の物質は、商品名AC410としてアライ
ド・ケミカルズ社により生産されている。製造工程のこ
の時点におけるウェファの断面図は第4図に示す通りで
ある。
fclSOG層8をプラズマエツチングしそれをピーク
からだけでなく、明らかに重大な特徴を有しない標準的
なタイプのマスクを使用することにより単結晶シリコン
基板3とのコンタクトの形成を意図しないウェファのエ
リアからも除去する。
からだけでなく、明らかに重大な特徴を有しない標準的
なタイプのマスクを使用することにより単結晶シリコン
基板3とのコンタクトの形成を意図しないウェファのエ
リアからも除去する。
第5図に示すようにこのエツチングは、コンタクトが形
成されなければならないウェファのエリア中の隣接する
ゲートライン間の谷部の底部上にプラナリゼーション物
質8の残りの層が保存されるように行われる。換言する
と、重要ではないマスキングステップにより、コンタク
トの「長さ」が限定されつまり第3図の平面図の文字A
及びBで表される2個の端部が限定され、一方直交する
方向(「幅」)では、コンタクトはゲートライン間に自
己整列する。前記谷部の底部上の残りの層8は実際には
約4500人の残りの厚さを有することができる(第5
図)。
成されなければならないウェファのエリア中の隣接する
ゲートライン間の谷部の底部上にプラナリゼーション物
質8の残りの層が保存されるように行われる。換言する
と、重要ではないマスキングステップにより、コンタク
トの「長さ」が限定されつまり第3図の平面図の文字A
及びBで表される2個の端部が限定され、一方直交する
方向(「幅」)では、コンタクトはゲートライン間に自
己整列する。前記谷部の底部上の残りの層8は実際には
約4500人の残りの厚さを有することができる(第5
図)。
(d) 前記残りのSOG物質8と、スペーサ6を構
成する絶縁物質(SiO□)に関して、及び保護絶縁被
覆がない場合のゲートライン4及び5の金属性物質(多
結晶シリコン)に関して、曲記金属性物5!t7の選択
的エツチングが生ずるような条件下で、RIE(反応性
イオンエツチング)又はプラズマエツチングプロセスに
よりマトリックス層7の金属性物質の選択的エツチング
を行う。アルミニウムを前記マトリックス層7の金属性
物質として使用する場合には、塩素化された化合物を含
むプラズマを好ましく使用することができる。換言する
と、マトリックス金属層7のエツチングは、下方に位置
するシリコン基板3上のコンタクトエリア上の、以前に
付着したマトリックス金属層の谷部の底部に沿って限定
されたプラナリゼーション5OG8の残りをマスクとし
て使用することにより行われる。このエツチングは、第
6図に示すように、前記マトリックス層7のエツチング
端部が下降してスペーサ6の側面の中間レベルに達する
のに十分な時間待われる。
成する絶縁物質(SiO□)に関して、及び保護絶縁被
覆がない場合のゲートライン4及び5の金属性物質(多
結晶シリコン)に関して、曲記金属性物5!t7の選択
的エツチングが生ずるような条件下で、RIE(反応性
イオンエツチング)又はプラズマエツチングプロセスに
よりマトリックス層7の金属性物質の選択的エツチング
を行う。アルミニウムを前記マトリックス層7の金属性
物質として使用する場合には、塩素化された化合物を含
むプラズマを好ましく使用することができる。換言する
と、マトリックス金属層7のエツチングは、下方に位置
するシリコン基板3上のコンタクトエリア上の、以前に
付着したマトリックス金属層の谷部の底部に沿って限定
されたプラナリゼーション5OG8の残りをマスクとし
て使用することにより行われる。このエツチングは、第
6図に示すように、前記マトリックス層7のエツチング
端部が下降してスペーサ6の側面の中間レベルに達する
のに十分な時間待われる。
(el 例えば低圧化学蒸着により付着される酸化シ
リコンである絶縁物質層9を付着させ、実質的に真のコ
ンタクトマスクを使用することな(、隣接するゲートラ
イン間に実質的に自己整列的に限定される金属性物質7
を完全に絶縁する。勿論前記絶縁層9は、それぞれ異な
った付着操作による異なった絶縁物質の連続層として付
着されて形成された多層でもよい。製造工程のこの時点
におけるウェファの断面図は第7図に示す通りである。
リコンである絶縁物質層9を付着させ、実質的に真のコ
ンタクトマスクを使用することな(、隣接するゲートラ
イン間に実質的に自己整列的に限定される金属性物質7
を完全に絶縁する。勿論前記絶縁層9は、それぞれ異な
った付着操作による異なった絶縁物質の連続層として付
着されて形成された多層でもよい。製造工程のこの時点
におけるウェファの断面図は第7図に示す通りである。
If) 絶縁層9の絶縁物質と5OG8のマスキング
の残物質をプラズマエツチングにより、限定されたコン
タクト金属構造7のピークが露出するまでエツチングす
る。製造工程のこの時点におけるウェファの断面図は第
8図に示す通りである。
の残物質をプラズマエツチングにより、限定されたコン
タクト金属構造7のピークが露出するまでエツチングす
る。製造工程のこの時点におけるウェファの断面図は第
8図に示す通りである。
(a コンタクトの「ライザー」7と電気的に連続する
ように金属性物質の新たな層10の付着を行い、続いて
この第2のレベルの金属10の導電トラック(例えば第
3図のトラック1)を限定するためにマスクを行う。本
実施例プロセスにより形成されたコンタクトの断面図は
、実質的に第9図に示された断面となる。
ように金属性物質の新たな層10の付着を行い、続いて
この第2のレベルの金属10の導電トラック(例えば第
3図のトラック1)を限定するためにマスクを行う。本
実施例プロセスにより形成されたコンタクトの断面図は
、実質的に第9図に示された断面となる。
ゲート多結晶シリコンラインを有するコンタクトは通常
のマスキング法で形成することができ、多結晶シリコン
上のこれらのコンタクトの限定はシリコン基板上のコン
タクトに要求される限定の度合よりも重要性が少ない。
のマスキング法で形成することができ、多結晶シリコン
上のこれらのコンタクトの限定はシリコン基板上のコン
タクトに要求される限定の度合よりも重要性が少ない。
本発明プロセスは従来技術の製造プロセスに従って通常
使用されるマスクの全数に対して通常付加的なマスクの
使用を必要とするが、このような付加的なマスク(上述
のプロセスのステップ(d+の間に使用)は既に説明し
たように、重要なものではない。
使用されるマスクの全数に対して通常付加的なマスクの
使用を必要とするが、このような付加的なマスク(上述
のプロセスのステップ(d+の間に使用)は既に説明し
たように、重要なものではない。
第2図と第3図を比較すると容易に判るように、本発明
プロセスは隣接するゲート構造とのコンタクトの自己整
列のため、広がったエリアを有するコンタクトを生成し
、コンタクト抵抗の減少に関する付加的な利点があり、
更に従来技術で存在した整列の不正確性を除去すること
により、少なくともゲートラインに直交する方向のセル
サイズを減少させることが可能になる。
プロセスは隣接するゲート構造とのコンタクトの自己整
列のため、広がったエリアを有するコンタクトを生成し
、コンタクト抵抗の減少に関する付加的な利点があり、
更に従来技術で存在した整列の不正確性を除去すること
により、少なくともゲートラインに直交する方向のセル
サイズを減少させることが可能になる。
更に自己整列コンタクトを形成するプロセスのステップ
te+及び(f)の間に絶縁層9を付着しエツチングす
る好適な技術及び方法を選択することにより、デバイス
のプラナリゼーションの度合を大きく改良する可能性は
、本発明の新規なプロセスに固有のものである。この利
点は当業者には明らがであるように、ゲート多結晶シリ
コン上のコンタクトの限定及び第2のレベルの金属10
の導電ラインの形成に良い影響を及ぼす。
te+及び(f)の間に絶縁層9を付着しエツチングす
る好適な技術及び方法を選択することにより、デバイス
のプラナリゼーションの度合を大きく改良する可能性は
、本発明の新規なプロセスに固有のものである。この利
点は当業者には明らがであるように、ゲート多結晶シリ
コン上のコンタクトの限定及び第2のレベルの金属10
の導電ラインの形成に良い影響を及ぼす。
第1図は、既知技術に従って形成されたコンタクト、第
2図は、2個の隣接するゲートライン間のシリコンエリ
ア上に写真食刻的に限定された第1図のコンタクトの平
面図、第3図は、本実施例により形成された自己整列コ
ンタクトの概略平面図であり、第4図、第5図、第6図
、第7図、第8図及び第9図は、それぞれ自己整列コン
タクトを形成する実施例のプロセスを示している。 トラック 2・ シリコン基板 4、 スペーサ 7・・ SOC層 9・・ 第2レベルの金属 ・コンタクト 5・・ゲートライン マトリックス金属層 絶縁物質層
2図は、2個の隣接するゲートライン間のシリコンエリ
ア上に写真食刻的に限定された第1図のコンタクトの平
面図、第3図は、本実施例により形成された自己整列コ
ンタクトの概略平面図であり、第4図、第5図、第6図
、第7図、第8図及び第9図は、それぞれ自己整列コン
タクトを形成する実施例のプロセスを示している。 トラック 2・ シリコン基板 4、 スペーサ 7・・ SOC層 9・・ 第2レベルの金属 ・コンタクト 5・・ゲートライン マトリックス金属層 絶縁物質層
Claims (1)
- (1)単結晶半導体物質のウエファの表面上に、テーパ
ーを有し横方向をなす絶縁物質から成るスペーサがその
側面に装着された第1の導電性の金属性物質の実質的に
平行なゲートラインが存在することを特徴とし、製造工
程の間に表面の形態を決定するMISFETタイプの集
積構造中に自己整列金属−半導体コンタクトを形成する
方法において、 (a)前記ウエファ表面に、2個の隣接するゲートライ
ン間に適合するよう付着した金属層の谷部の底部が前記
ゲートラインのピークのレベルより高くなるために十分
な厚さを有する第2の金属性物質のマトリックス層を適
合するよう付着させ、(b)前記適合するよう付着した
マトリックス金属層上にプラナリゼーション物質の層を
付着させ、(c)前記適合するよう付着されたマトリッ
クス金属層のピークが露出するまで前記プラナリゼーシ
ョン物質をマスクしかつエッチングし、更に該マスクに
より限定される長さ分前記谷部の底部上にプラナリゼー
ション物質の残りの層を残し、(d)前記谷部の底部上
のプラナリゼーション物質の前記残りの層をマスクとし
て使用して、適合するよう付着した前記第2の金属性物
質層のエッチング端部が前記第1の金属性物質の前記ゲ
ートラインの側面の絶縁物質のテーパーを有する横方向
のスペーサの側面の中間レベルまで下降するまで、前記
第2の金属性物質の選択的なエッチングを行い、 (e)前記プラナリゼーション物質の各マスキング残物
質の下の前記第2の金属性物質の残部を絶縁するために
絶縁物質層を付着し、 (f)前記第2の金属性物質の残部のピークが露出する
まで、絶縁物質の絶縁層とプラナリゼーション物質のマ
スキング残部をエッチングし、かつ(g)その露出した
ピークを通して前記第2の金属性物質の残部と電気的連
続性を維持するために金属性物質の第3の層を付着させ
ることを含んで成るコンタクト形成方法。
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---|---|---|---|
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---|---|
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Family
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Family Applications (1)
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---|---|---|---|
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---|---|
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EP (1) | EP0365493B1 (ja) |
JP (1) | JPH02164026A (ja) |
DE (1) | DE68916166T2 (ja) |
IT (1) | IT1225623B (ja) |
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JPS60220975A (ja) * | 1984-04-18 | 1985-11-05 | Toshiba Corp | GaAs電界効果トランジスタ及びその製造方法 |
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US6235545B1 (en) | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Methods of treating regions of substantially upright silicon-comprising structures, method of treating silicon-comprising emitter structures, methods of forming field emission display devices, and cathode assemblies |
DE10133873B4 (de) * | 2001-07-12 | 2005-04-28 | Infineon Technologies Ag | Verfahren zur Herstellung von Kontakten für integrierte Schaltungen |
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US7416976B2 (en) * | 2005-08-31 | 2008-08-26 | Infineon Technologies Ag | Method of forming contacts using auxiliary structures |
US20070077748A1 (en) * | 2005-09-30 | 2007-04-05 | Dominik Olligs | Method for forming a semiconductor product and semiconductor product |
US9276115B2 (en) | 2013-08-29 | 2016-03-01 | Globalfoundries Inc. | Semiconductor devices and methods of manufacture |
CN106158725B (zh) * | 2015-03-26 | 2019-03-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
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---|---|---|---|---|
US4398335A (en) * | 1980-12-09 | 1983-08-16 | Fairchild Camera & Instrument Corporation | Multilayer metal silicide interconnections for integrated circuits |
FR2525389A1 (fr) * | 1982-04-14 | 1983-10-21 | Commissariat Energie Atomique | Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
JPS592352A (ja) * | 1982-06-28 | 1984-01-07 | Toshiba Corp | 半導体装置の製造方法 |
US4464824A (en) * | 1982-08-18 | 1984-08-14 | Ncr Corporation | Epitaxial contact fabrication process |
JPS60142544A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
US4662064A (en) * | 1985-08-05 | 1987-05-05 | Rca Corporation | Method of forming multi-level metallization |
JPS6278855A (ja) * | 1985-10-01 | 1987-04-11 | Sharp Corp | 半導体装置 |
US4894351A (en) * | 1988-02-16 | 1990-01-16 | Sprague Electric Company | Method for making a silicon IC with planar double layer metal conductors system |
-
1988
- 1988-10-20 IT IT8883673A patent/IT1225623B/it active
-
1989
- 1989-10-16 EP EP89830447A patent/EP0365493B1/en not_active Expired - Lifetime
- 1989-10-16 DE DE68916166T patent/DE68916166T2/de not_active Expired - Fee Related
- 1989-10-20 JP JP1274759A patent/JPH02164026A/ja active Pending
- 1989-10-20 US US07/424,450 patent/US4957881A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4957881A (en) | 1990-09-18 |
IT1225623B (it) | 1990-11-22 |
EP0365493B1 (en) | 1994-06-15 |
DE68916166D1 (de) | 1994-07-21 |
IT8883673A0 (it) | 1988-10-20 |
EP0365493A3 (en) | 1992-07-08 |
EP0365493A2 (en) | 1990-04-25 |
DE68916166T2 (de) | 1994-09-22 |
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