JPH02159710A - チップ型電子部品用素体の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、両端部に厚膜電極が形成される一方、これら
の中間部に薄膜電極が形成されてなる積層コンデンサの
ようなチップ型電子部品に用いられる素体の製造方法に
関する。

〈従来の技術〉 従来から、この種のチップ型電子部品の一例としては、
第３図で示すような３端子型といわれる積層コンデンサ
２０が知られている。そして、この積層コンデンサ２０
を構成する素体２１は内部電極（図示していない）を介
して互いに積層された複数枚の略矩形状セラミックシー
トからなる積層体を一体的に焼成することによって形成
されており、この素体２１の両端部それぞれには信号入
出力用の厚膜電極２２．２２が厚膜印刷によって形成さ
れる一方、これらの中間部には接地用の薄膜電極２３が
蒸着やスパンタリング処理によって形成されている。

〈発明が解決しようとする課題〉 ところで、このようにして構成された積層コンデンサ２
０においては、その両端部それぞれに形成された厚膜電
極２２．２２と、その中間部に形成された薄膜電極２３
との厚みが互いに異なってい為ので、第４図で示すよう
に、この積層コンデンサ２０をプリント基板２４上に載
置した際には、薄膜電極２３の外表面がプリント基板２
４の表面から離れて浮き上がってしまうことになる。そ
のため、この積層コンデンサ２０の薄膜電極２３を、プ
リント基板２４に対して確実に半田付けすることができ
なくなってしまうという不都合が生していた。

そこで、このような不都合を避けるべく、積層コンデン
サ２０の素体２１の両端部を所要深さだけ削り取って段
差を形成したうえ、この段差を利用して厚膜電極２２．
２２を形成することにより、厚膜電極２２．２２および
薄膜電極２３相互の外表面位置を一致させることが考え
られている。しかし、セラミックからなる素体２１を削
り取る作業には大変な手間がかかるため、量産性の低下
を招くことになってしまう。また、削り取る際にはクラ
ンクなどが発生し易いため、その品質が低下してしまう
というような別異の不都合が生じる恐れがある。

本発明方法は、かかる従来のチップ型電子部品における
不都合を解消すべく創案されたものであって、その厚膜
電極および薄膜電極の外表面位置を一致させることがで
き、しかも、確実な半田付は実装を行うことが可能なチ
ップ型電子部品用素体の製造方法を提供することを目的
としている。

〈課題を解決するための手段〉 本発明は、両端部に厚膜電極が形成される一方、これら
、の中間部に薄膜電極が形成されるチップ型電子部品用
素体の製造方法であって、前記厚膜電極の形成部位と対
応する両端部位、の内側に低温焼失層が形成されたセラ
ミックシートを用意し、かつ、これらのセラミックシー
トが積層方向に沿う外側に位置するようにして複数枚の
セラミ・ノ々シートを挟み込んだのち、これらのセラミ
ックシートを一体的に圧着して積層体を形成する工程と
、この積層体を焼成して前記低温焼失層を除去したのち
、外側に位置する前記セラミックシートの前記低温焼失
層が形成されていた両端部位を除去して段差を形成する
工程とからなることに特徴を有するものである。

〈作用〉 上記製造方法によれば、焼成された積層体からなるチッ
プ型電子部品弗素体の両端部それぞれには予め所要深さ
の段差が形成されることにな゛す、この段差を従来例の
ような削り取り作業によって形成する必要がなくなる結
果、この削り取り作業に伴う不都合の発生が有効に防止
されることになる。そして、この素体の両端部に形成さ
れた段差を利用して厚膜電極を形成するようにすれば、
これらの厚膜電極の外表面位置と素体の中間部に形成さ
れる薄膜電極の外表面位置とを互いに一致させることが
可能となる。

〈実施例〉 以下、本発明にかかるチップ型電子部品用素体の製造方
法を、図面に示す一実施例に基づいて詳細に説明する。

第１図は完成したチップ型電子部品としての３端子型積
層コンデンサを示す外観斜視図、第２図（ａ）〜（ｄ）
はその製造手順を示す工程断面図であり、これらの図に
おける符号１は３端子型積層コンデンサである。

第１図で示すように、この積層コンデンサ１は、互いに
積層された複数枚の略矩形状セラミックシートからなる
積層体が焼成されてなる素体２を備えており、この素体
２の長手方向に沿う両端部上下位置には所要深さの段差
３．・・・がそれぞれ形□成されている。そして、この
素体２の両端部には信号入出力用の厚膜電極４，４が形
成される一方、この素′体２の中間部には接地用の薄膜
電極５が形成されており、厚膜電極４，４および薄膜電
極５それぞれの外表面位置は互いに一致させられている
。

つぎに、この積層コンデンサ１の素体２を・製造する際
の手順を、第２図（ａ）〜（ｄ・）で示す工程断面図に
基づいて説明する。

まず、誘電体材料からなる一対の・略矩形状セラミック
シート６．６を用意するとともに、第２図（ａ）で示す
ように、これらのセラミソクシ一ト６６それぞれの長平
方向に沿う両端部位６ａ、６ａ、すなわち、前記積層コ
ンデンサ１における厚膜電極４，４の形成部位と対応す
ることになる部位の内側に、カーボンやポリエチレンな
どのような有ＪＲ＋Ａ料からなるペーストを塗布し、こ
のペーストを乾燥させることによって低温焼失層７．７
を形成する。そして、第２図（ｂ）で示すように、これ
らのセラミックシー１−６．６それぞれを、その低温焼
失層７．・・同士が互いに対向する状態で、しかも、積
層方向に沿う外側に位置するように配置したうえ、これ
らのセラミックシート６．６間に同形状とされた複数枚
のセラミックシート８．・・・を積層して挟み込んだの
ち、プレス装置（図示していない）で一体的に圧着する
ことによって積層体９を形成する。なお、セラミックシ
ート８゜それぞれの表面上には、所定形状の内部電極（
図示していない）が形成されていることはいうまでもな
い。

つぎに、この積層体９を加熱することによって焼成し、
第２図（ｃ）で示すような素体２を形成する。このとき
、セラミックシート６．６の両端部位６ａ、６ａ内側に
形成されていた低温焼失層７・・は加熱によって焼失・
除去されてしまい、これらの部位には低温焼失層７．・
・・に代わる空洞１０・・・が新たに形成される。そこ
で、この素体２に対して、例えば、高速バレル処理のよ
うな表面処理を加えると、空洞１０．・・・の存在によ
って強度が劣化している前記両端部位５ａ、・・・が折
損して除去されてしまう結果、第２図（ｄ）で示すよう
に、素体２の両端部上下位置それぞれに所要深さの段差
３、・・・が形成されることになる。

したがって、このようにして形成された段差３を利用し
たうえ、厚膜印刷によって素体２の両端部に厚膜電極４
．４を形成するようにすれば、これらの厚膜電極４，４
の外表面位置は、第１図で示すように、素体２の中間部
に蒸着やスパックリング処理によって形成される薄膜電
極５の外表面位置とを互いに一致することになる。

なお、以上の説明においては、本発明方法によって製造
される素体が用いられるチップ型電子部品は３端子型積
層コンデンサであるものとしているが、これに限定され
るものでないことはいうまでもない。

〈発明の効果〉 以上説明したように、本発明にかかるチップ型電子部品
用素体の製造方法によれば、焼成された積層体からなる
チップ型電子部品用素体の両端部に位置する厚膜電極の
形成部位に予め所要深さの段差が形成されることになる
。したがって、これらの段差を従来例のような削り取り
作業によって形成する必要がなくなり、この削り取り作
業に伴う不都合の発生が有効に防止されることになる。

そして、この素体の両端部に形成された段差を利用して
厚膜電極を形成するようにすれば、これらの厚膜電極の
外表面位置と素体の中間部に形成される薄膜電極の外表
面位置との互いに一致させることが可能となる。

その結果、このチップ型電子部品をプリント基板上に載
置した際、その薄膜電極がプリント基板の表面から離れ
て浮き上がることはなくなり、確実な半田付は実装を行
うことができるという効果が得られる。

【図面の簡単な説明】

第１図および第２［１Ｊ（ａ）〜（ｄ）は本発明の一実
施例にかかり、第１図は完成したチップ型電子部品とし
ての３端子型積層コンデンサを示す外観斜視図であり、
第２図（ａ）〜（ｄ）はその製造手順を示す工程断面図
である。 また、第３図および第４図は従来例にかかり、第３図は
３端子型積層コンデンサを示す外観斜視図、第４図はそ
のプリント基板への載置状態を示す側面図である。 図における符号１は積層コンデンサ（チップ型電子部品
）、２は素体、３は段差、４は厚膜電極、５は薄膜電極
、６，８はセラミックシート、６ａは両端部位、７は低
温焼失層、９は積層体である。

Claims (1)

【特許請求の範囲】
1. （１）両端部に厚膜電極が形成される一方、これらの中
   間部に薄膜電極が形成されるチップ型電子部品用素体の
   製造方法であって、 前記厚膜電極の形成部位と対応する両端部位の内側に低
   温焼失層が形成されたセラミックシートを用意し、かつ
   、これらのセラミックシートが積層方向に沿う外側に位
   置するようにして複数枚のセラミックシートを挟み込ん
   だのち、これらのセラミックシートを一体的に圧着して
   積層体を形成する工程と、 この積層体を焼成して前記低温焼失層を除去したのち、
   外側に位置する前記セラミックシートの前記低温焼失層
   が形成されていた両端部位を除去して段差を形成する工
   程と からなることを特徴とするチップ型電子部品用素体の製
   造方法。