JPH02155048A - 多数決回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数の入力信号の多数決をとり多数決出力を得る多数決
回路に関し、 入力信号と多数決出力のパリティチエ・ツクを行うこと
を目的とし、 複数の入力信号の多数決をとり多数決出力を得る多数決
回路であっ゛て、人力信号のパリティチェックを行いそ
のパリティチェック出力信号の多数決をとる手段と、前
記入力信号の多数決をとりその多数決出力信号のパリテ
ィチェックを行う手段と、前記入力信号または多数決出
力信号のパリティチェックにてエラーが発生したときに
はエラー信号を発生し、多数決出力を出力しないように
する選択手段とにより構成される。

〔産業上の利用分野〕

本発明は複数の入力信号の多数決をとり多数決出力を得
る多数決回路に関する。

〔従来の技術〕

第３図は従来の多数決回路の構成図である。この構成で
は、多数決回路１により例えば各々８ビツトの３つの入
力信号ａ、ｂ、ｃの多数決をとりその結果、多数決出力
ｄを得るものである。

第４図は第３図の多数決回路の内部回路の一例である。

１１，１２．１３はへＮＤゲート、１４はＯＲゲートで
ある。入力信号ａ、ｂが“ｌ＃で一致し、Ｃが“０”で
これらと異なる場合には、ＡＮＤＮＯゲートの出力は“
ｌ”となり、ＡＮＤゲー［２，１３の出力は“０”とな
り、その結果ＯＲゲート１４の出力ｄは“１″となり多
数決がとられる。

また入力信号す、　　ｃが“０”でａが“１″のときは
、すべてのＡＮＤゲートの出力は０”となり、その結果
ＯＲゲートの出力ｄも“０”となり多数決がとられる。

第５図は多数決回路の入力信号と多数決出力の一般的な
関係を示す図であり、３つの入力信号ａ。

ｂ、ｃの各々が８ビツト（ａｏ、ａｌ、−−−ａ７）　
、（ｂｏ、ｂｌ。

−−−ｂ７）、（ｃＯ，ｃｌ、−−−ｃ７）で構成され
ているとすると、多数決回路は各信号の同一桁ごとに多
数決をとり出力する。即ち、まず、ａＯ，ｂＯ，ｃＯの
多数決をとり、次に、ａｌ、ｂｌ、ｃｌの多数決をとり
、最後にａ　７　＋ｂ７．ｃ７の多数決をとり、その結
果多数決出力ｄは（ｄＯ，ｄｌ、−−−ｄ７）　となる
。

〔発明が解決しようとする課題〕

このような従来の多数決回路では入力信号及び多数決出
力のエラーチエツクを行っておらず、その結果多数決出
力が必ず正しいという保証はなく、誤り信号を出力する
ことがあり、後段の誤動作の原因ともなる。

つまり、多数決回路自体は正常に動作するものと仮定し
ても、多数決回路の前段又は後段においてデータが化け
る可能性が有るため、結果的に多数決回路が誤った信号
を出力しているように見えてしまう。

本発明の目的は多数決出力から誤り信号を除去すること
が可能な多数決回路を提供することにある。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。図示のように、本
発明は複数の入力信号の多数決をとり多数決出力を得る
多数決回路であって、入力信号のパリティチェックを行
いそのパリティチェック出力信号の多数決をとる手段（
Ａ）と、前記入力信号の多数決をとりその多数決出力信
号のパリティチェックを行う手段（Ｂ）と、前記入力信
号または多数決出力信号のパリティチェックにてエラー
が発生したときにはエラー信号を発生し、多数決出力を
出力しないようにする選択手段（Ｃ）を具備することを
特徴とする。

〔作　用〕

入力信号のパリティチェックを行った後に多数決をとり
出力する機能と、多数決をとった後にパリティチェック
を行い出力する機能とを有し、少なくともいずれか一方
でエラーが発生すれば多数決出力を行わないようにする
。

〔実施例〕

第２図は本発明の一実施例多数決回路図である。

第２図において、１は例えば３つの入力信号ａ。

ｂ、　　ｃの多数決をとり第１の多数決出力ｄｉを得る
第１の多数決回路、３〜５は３つの入力信号ａ。

ｂ、ｃの各々を入力しパリティ出力を得る入力段パリテ
ィチェック回路、２は入力段パリティチェック回路３〜
５の各々の出力を入力信号として受は第２の多数決出力
ｄ２を得る第２の多数決回路、６は第１の多数決出力ｄ
１を入力として受はパリティ出力を得る出力段パリティ
チェック回路、７は第２の多数決回路２の出力と前記出
力段パリティチェック回路６の出力を入力として受ける
ＮＯＲゲート、８は第１の多数決回路１の出力とＮＯＲ
ゲート７の出力を入力として受けるＡＮＤゲート、９は
ＮＯＲゲート７の出力を入力として受けるインバータで
ある。

このような構成において、例えば、入力信号ａ＝１．ｂ
＝１．ｃ＝ｏの場合において、多数決回路１の出力ｄ１
はｌであり、これらの人力信号にエラーがなければパリ
ティチェック回路３〜５の出力はすべてＯであり、その
結果多数決回路２の出力ｄ２も０であり、多数決回路１
の出力も正しいとすればパリティチェック回路６の出力
は０であり、従ってＮＯＲゲート７の入力はともにＯで
あるからその出力は１であり、結局、ＡＮＤゲート８の
入力は共に１であるからその出力は１となり多数決がと
られる。この場合、インバータ９の出力のエラー信号Ｘ
は０となりエラーがないことを示す。

一方、パリティチェック回路３〜５においてパリティチ
ェックした結果、その内の２つにエラーが発生するとパ
リティチェック出力の内２つが１になるから多数決回路
２の出力は１となり、ＮＯＲゲート７の出力は必ず０と
なるからＡＮＤゲート８の出力ｄはＯとなり多数決出力
は得られない。

また、多数決回路１の出力にエラーがあるとパリティチ
ェック回路６の出力は１であるからＮＯＲゲート７の出
力は同様に必ずＯとなり、ＡＮＤゲート８の出力ｄは０
となり多数決出力は得られない。

この場合、インバータ９の出力はｌとなりエラー信号Ｘ
は１となる。

尚、パリティチェック回路３〜６は、パリティチェック
結果が正しければＯを出力し、正しくなければ１を出力
するようになっているものとする。

〔発明の効果〕

以上説明したように、本発明によれば入力信号及び多数
決出力の両方についてパリティチェックを行うので、多
数決回路から誤った信号が出力される可能性は除去され
、その結果システム全体の信軌性は大幅に向上する。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例回路図、 第３図は従来の構成図、 第４図は従来の回路例、及び 第５図は入力信号と多数決出力の関係を説明する図であ
る。 （符号の説明） ｌ・・・第１多数決回路、２・・・第２多数決回路、３
〜６・・・パリティチェック回路、 ７・・・ＮＯＲゲート、　　　８・・・ＡＮＤ　ゲート
、９・・・インバータ。 本発明の原理構成囚 ＠１回 本発明の一実施例回路図 第２回 従来の構成図 第 回 従来の回路例 第 回 入力信号と多数決出力の関係を説明する２第 回

Claims (1)

1. 【特許請求の範囲】 １、複数の入力信号の多数決をとり多数決出力を得る多
   数決回路であって、 入力信号のパリテイチェックを行いそのパリテイチェッ
   ク出力信号の多数決をとる手段（Ａ）と、前記入力信号
   の多数決をとりその多数決出力信号のパリテイチェック
   を行う手段（Ｂ）と、前記入力信号または多数決出力信
   号のパリテイチェックにてエラーが発生したときにはエ
   ラー信号を発生し、多数決出力を出力しないようにする
   選択手段（Ｃ）とを具備することを特徴とする多数決回
   路。