JPS6038746B2 - 論理演算装置 - Google Patents
論理演算装置Info
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- JPS6038746B2 JPS6038746B2 JP55010391A JP1039180A JPS6038746B2 JP S6038746 B2 JPS6038746 B2 JP S6038746B2 JP 55010391 A JP55010391 A JP 55010391A JP 1039180 A JP1039180 A JP 1039180A JP S6038746 B2 JPS6038746 B2 JP S6038746B2
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- JP
- Japan
- Prior art keywords
- circuit
- parity
- logic operation
- output
- carry signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は論理演算回路に係わり、特に、論理演算の結果
得られる最上位出力キャリー信号を含めてチェックを可
能とする論理演算装置に関するディジタル論理装置にお
いて加減算あるいは論理的積、和などを行う論理演算装
置を構成する場合には、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ
ＬｏｇｃＵｎｉｔ）と一般に呼ばれる集積回路を使用す
ることが多い。
得られる最上位出力キャリー信号を含めてチェックを可
能とする論理演算装置に関するディジタル論理装置にお
いて加減算あるいは論理的積、和などを行う論理演算装
置を構成する場合には、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ
ＬｏｇｃＵｎｉｔ）と一般に呼ばれる集積回路を使用す
ることが多い。
ＡＬＵは４ビットあるいは８ビットの２進数よりなる彼
猿算数に論理演算を施して、同じく４ビットあるいは８
ビットの２進数つりなる結果数を得るものである。この
ＡＬＵは従釆冗長性が組込みされていないために、その
動作の正当性を保証するためには前記ＡＬＵに並列にパ
リティー・プリディクション回路（ＰａｒｉｔｙＰｒｅ
ｄｉｃｔｉｏｎ）を設けてパリティー・ビットを生成し
、ＡＬＵで得られた絹果数を示す２進数に付加して送出
し、更に、後段に設けられているパリティー・チェック
回路によってチェックする方式が用いられている。
猿算数に論理演算を施して、同じく４ビットあるいは８
ビットの２進数つりなる結果数を得るものである。この
ＡＬＵは従釆冗長性が組込みされていないために、その
動作の正当性を保証するためには前記ＡＬＵに並列にパ
リティー・プリディクション回路（ＰａｒｉｔｙＰｒｅ
ｄｉｃｔｉｏｎ）を設けてパリティー・ビットを生成し
、ＡＬＵで得られた絹果数を示す２進数に付加して送出
し、更に、後段に設けられているパリティー・チェック
回路によってチェックする方式が用いられている。
第１図は従釆の論理演算装置を示すブロック図である。
論理演算装置１は２進８ビットの被演算数Ａ，Ｂと、こ
れに付加されているパリティー・ビットを記憶する被演
算数レジスタＡＲ，ＢＲと論理演算回路ＡＬＵと、パリ
ティー・プリデイクション回路ｐｐとパリティー・チェ
ック回路ｐｃとより構成されている。ここで、論理演算
回総ＡＬＵは２進８ビットの各ビットへ，Ａ，〜Ａ７及
び馬，Ｂ〜Ｂよりなる被演算数を論理演算して２進８ビ
ットの各ビットＣｏ，Ｃ．〜Ｃ７よりなる結果数Ｃを得
ている。パリティー・ブリディクション回路ｐｐ２進８
ビットの被演算数Ａ，Ｂとそれぞれのパリティー・ビッ
トと論理演算回路ＡＬＵの最下位ビットへのキャリー入
力Ｃｉｎとから前記結果数Ｃに対するパリティー・ビッ
トｃｐを生成し送出している。ところで、従来は論理演
算回路ＡＬＵ出力の最下位出力（この場合下位ビットか
ら教えて第９ビットに相当する）にはキャリー出力が得
られるが、この最下位出力キャリー信号にはパリティー
・ビットが付せられていない。この為に、従来の論理演
算装置には信頼性の点で難点があった。本発明の目的は
論理演算回路出力について総て冗長性を以つて構成し、
信頼性の高い論理演算装置を提供することにある。本発
明によれば論理演算回路及びパリティー・プリデイクシ
ョン回路によって得られる結果数及びパリティー・ビッ
トを送出し、パリティー・チェック回路によって結果数
をチェックする論理演算装置において、前記パリティー
・プリディクション回路に論理演算回路が出力する最上
位キャリー信号を出力する機能を付加し、前記パリティ
ー・ブリデイクション回路によって得られた最上位キャ
リー信号と論理演算回路によって得られた最上位キャリ
ー信号が不一致を示すときはパ１′ティー・ビット出力
を反転して送出し最上位出力キヤリー信号を含めて結果
数をチェックする論理演算装置と、最上位出力キャリー
信号出力機能を付加したパリティー・プリデイクション
回路はチェック用論理演算回路及び該チェック用論理演
算回路出力に接続したパリティー生成回路とにより構成
する論理演算装置が得られる。以下図面を参照して詳細
に説明する。
論理演算装置１は２進８ビットの被演算数Ａ，Ｂと、こ
れに付加されているパリティー・ビットを記憶する被演
算数レジスタＡＲ，ＢＲと論理演算回路ＡＬＵと、パリ
ティー・プリデイクション回路ｐｐとパリティー・チェ
ック回路ｐｃとより構成されている。ここで、論理演算
回総ＡＬＵは２進８ビットの各ビットへ，Ａ，〜Ａ７及
び馬，Ｂ〜Ｂよりなる被演算数を論理演算して２進８ビ
ットの各ビットＣｏ，Ｃ．〜Ｃ７よりなる結果数Ｃを得
ている。パリティー・ブリディクション回路ｐｐ２進８
ビットの被演算数Ａ，Ｂとそれぞれのパリティー・ビッ
トと論理演算回路ＡＬＵの最下位ビットへのキャリー入
力Ｃｉｎとから前記結果数Ｃに対するパリティー・ビッ
トｃｐを生成し送出している。ところで、従来は論理演
算回路ＡＬＵ出力の最下位出力（この場合下位ビットか
ら教えて第９ビットに相当する）にはキャリー出力が得
られるが、この最下位出力キャリー信号にはパリティー
・ビットが付せられていない。この為に、従来の論理演
算装置には信頼性の点で難点があった。本発明の目的は
論理演算回路出力について総て冗長性を以つて構成し、
信頼性の高い論理演算装置を提供することにある。本発
明によれば論理演算回路及びパリティー・プリデイクシ
ョン回路によって得られる結果数及びパリティー・ビッ
トを送出し、パリティー・チェック回路によって結果数
をチェックする論理演算装置において、前記パリティー
・プリディクション回路に論理演算回路が出力する最上
位キャリー信号を出力する機能を付加し、前記パリティ
ー・ブリデイクション回路によって得られた最上位キャ
リー信号と論理演算回路によって得られた最上位キャリ
ー信号が不一致を示すときはパ１′ティー・ビット出力
を反転して送出し最上位出力キヤリー信号を含めて結果
数をチェックする論理演算装置と、最上位出力キャリー
信号出力機能を付加したパリティー・プリデイクション
回路はチェック用論理演算回路及び該チェック用論理演
算回路出力に接続したパリティー生成回路とにより構成
する論理演算装置が得られる。以下図面を参照して詳細
に説明する。
第２図は本発明−実施例を示すブロック図である。
第１図に同じ部分には同一符号を付している。
図において、論理演算回路ＡＬＵは被演算数Ａ，Ｂを論
理演算し、結果数Ｃを出力に得ている。パリティー・プ
リデイクション回路２には被演算数Ａ，Ｂとそれぞれに
付加されたパリティー・ビットとから前記結果数Ｃに対
するパリティ−・ビットｃｐを生成する回路及び論理演
算回路ＡＬＵが生成し出力している最上位出力キャリー
信号と同じ結果を生ずるべきもう一つの最上位出力キャ
リ−信号Ｃ′ｏｕｔが設けられている。ところで、論理
演算が行われて、最上位出力キャリ−信号Ｃｏｕｔ，Ｃ
ｏｕ功ざ得られると、Ｅオア（排他論理和）ゲートＥＩ
によって比較され、もし不一致が検出されるとＥオア・
ゲートＥ２によってパリティー・プリディクション回路
２が生成したパリティー・ビットＣＰａを反転して、前
記結果数Ｃのパリティー・ビットＣｐとして送出してい
る。この結果論理演算回路ＡＬＵの最上位出力キヤ１′
−信号Ｃｏｕｔにエラーが生じているときはパリティー
・ビットｃｐに誤りが生じていることになり外部装置に
通ずるバスそ２が接続しているパリティー・チェック回
路ｐｃあるいは被演算レジスタＡＲに接続しているパリ
ティー・チェック回路ｐｃによって最上位出力キャリー
信号Ｃｏ山のラ−検出が可能となり、従って論理演算装
置ｌａが総て冗長性を以つて構成されることとなる。
理演算し、結果数Ｃを出力に得ている。パリティー・プ
リデイクション回路２には被演算数Ａ，Ｂとそれぞれに
付加されたパリティー・ビットとから前記結果数Ｃに対
するパリティ−・ビットｃｐを生成する回路及び論理演
算回路ＡＬＵが生成し出力している最上位出力キャリー
信号と同じ結果を生ずるべきもう一つの最上位出力キャ
リ−信号Ｃ′ｏｕｔが設けられている。ところで、論理
演算が行われて、最上位出力キャリ−信号Ｃｏｕｔ，Ｃ
ｏｕ功ざ得られると、Ｅオア（排他論理和）ゲートＥＩ
によって比較され、もし不一致が検出されるとＥオア・
ゲートＥ２によってパリティー・プリディクション回路
２が生成したパリティー・ビットＣＰａを反転して、前
記結果数Ｃのパリティー・ビットＣｐとして送出してい
る。この結果論理演算回路ＡＬＵの最上位出力キヤ１′
−信号Ｃｏｕｔにエラーが生じているときはパリティー
・ビットｃｐに誤りが生じていることになり外部装置に
通ずるバスそ２が接続しているパリティー・チェック回
路ｐｃあるいは被演算レジスタＡＲに接続しているパリ
ティー・チェック回路ｐｃによって最上位出力キャリー
信号Ｃｏ山のラ−検出が可能となり、従って論理演算装
置ｌａが総て冗長性を以つて構成されることとなる。
第３図はパリティー・プリディクション回路に最上位出
力キャリー信号を付加した−実施例を示す回路接続図で
ある。
力キャリー信号を付加した−実施例を示す回路接続図で
ある。
本例では入力信号となる被演算数Ａ，Ｂを２進４ビット
の数値として最上位出力キャリ−信号Ｃｏｕｔを得る状
況を示している。図において、パリティー？プリデイク
ション回路２には被演算数Ａ，Ｂを構成する各ビットへ
，Ａ，〜Ａ３，Ｂ。，Ｂ〜Ｂ３と、それに付加されたパ
リティー・ビットＡＰ，ＢＰと、最下位ビットへのキヤ
リー入力信号Ｃｉｎとが入力している。出力にパリティ
、一・ビットｃｐを生成する部分２ａは詳細を図示して
いないが、被演算数Ａ，Ｂを論理演算した結果得られる
結果数に対するパリティー・ビットＣｐを生成している
。ところで、最上位出力キャリ−信号Ｃ′ｏｕｔを作成
する付加回路３はパリティー・プリデイクション回路２
にパリティー・ビット生成の為に本来設けられているア
ンド・ゲートＧｏ，Ｇ，〜Ｇ３、オア・ゲ−トＯＲ０，
ＯＲ１，〜ＯＲ３を利用して、更にアンド・ゲートＧ，
Ｇ５，〜Ｇ７、オア・ゲートＯＲ４とによって、各ビッ
トの桁上り（キヤリー）を並列に判定して最上位出力キ
ャリー信号Ｃ′ｏｕｔを作成している。
の数値として最上位出力キャリ−信号Ｃｏｕｔを得る状
況を示している。図において、パリティー？プリデイク
ション回路２には被演算数Ａ，Ｂを構成する各ビットへ
，Ａ，〜Ａ３，Ｂ。，Ｂ〜Ｂ３と、それに付加されたパ
リティー・ビットＡＰ，ＢＰと、最下位ビットへのキヤ
リー入力信号Ｃｉｎとが入力している。出力にパリティ
、一・ビットｃｐを生成する部分２ａは詳細を図示して
いないが、被演算数Ａ，Ｂを論理演算した結果得られる
結果数に対するパリティー・ビットＣｐを生成している
。ところで、最上位出力キャリ−信号Ｃ′ｏｕｔを作成
する付加回路３はパリティー・プリデイクション回路２
にパリティー・ビット生成の為に本来設けられているア
ンド・ゲートＧｏ，Ｇ，〜Ｇ３、オア・ゲ−トＯＲ０，
ＯＲ１，〜ＯＲ３を利用して、更にアンド・ゲートＧ，
Ｇ５，〜Ｇ７、オア・ゲートＯＲ４とによって、各ビッ
トの桁上り（キヤリー）を並列に判定して最上位出力キ
ャリー信号Ｃ′ｏｕｔを作成している。
このようにして、本来は論理演算回路ＡＬＵによって得
られる最上位出力キャリ−信号が、パリティー・プリデ
ィクション回路に比較的に簡易な金物量の付加によって
得られ、従って冗長性のある論理演算装置が能となる。
られる最上位出力キャリ−信号が、パリティー・プリデ
ィクション回路に比較的に簡易な金物量の付加によって
得られ、従って冗長性のある論理演算装置が能となる。
次に第２図に説明のパリティー・プリディクション回路
に替えて論理演算回路を使用する場合について第４図を
参照して説明する。第４図は本発明の他の実施例を示む
ブロック図である。
に替えて論理演算回路を使用する場合について第４図を
参照して説明する。第４図は本発明の他の実施例を示む
ブロック図である。
第１図に同じ部分には同一符号を付しいる。図において
、論理演算装置１Ｍこは第２図において説明のパリティ
ー・プリディクション回路２のかわりに本来、論理演算
するために用意されている論理演算回路ＡＬＵの他に、
同一機能を有するチェック用論理演算回路４と、その出
力に接続してパリティー・ビットを生成するパリティー
・ビット生成回路ＰＧとが設けられている。このパリテ
ィー・ビット生成回路ＰＣはチェック用論理演算回路４
出力Ｃａからパリティー・ビットＣＰａを生成し、Ｅオ
ア・ゲートＥ１，Ｅ２によって論理演算回路ＡＬＵ、チ
ェック用論理演算回賂４が出力する最上位出力キャリー
信号Ｃｏｕｔ，Ｃ′ｏｕｔを比較し、不一致のときに論
理演算回路ＡＬＵ出力Ｃに付加されるパリティー・ビッ
トＣＰに誤りを生じさせる。上記実施例によって明らか
なように、論理演算回路に更に最上位出力キャリ−信号
を送出する機能を付しパリティー・プリディクション回
路を設けるか、あるいは更にチェック用論理演算回路及
びパリティー・ビット生成回路を設けるかする方法によ
って最上位出力キャリー信号に冗長性を与え結果数出力
に対するパリティー・ビットによって誤りを検出するよ
うにしているので論理演算出力結果に総て冗長性を与え
ることが可能である。
、論理演算装置１Ｍこは第２図において説明のパリティ
ー・プリディクション回路２のかわりに本来、論理演算
するために用意されている論理演算回路ＡＬＵの他に、
同一機能を有するチェック用論理演算回路４と、その出
力に接続してパリティー・ビットを生成するパリティー
・ビット生成回路ＰＧとが設けられている。このパリテ
ィー・ビット生成回路ＰＣはチェック用論理演算回路４
出力Ｃａからパリティー・ビットＣＰａを生成し、Ｅオ
ア・ゲートＥ１，Ｅ２によって論理演算回路ＡＬＵ、チ
ェック用論理演算回賂４が出力する最上位出力キャリー
信号Ｃｏｕｔ，Ｃ′ｏｕｔを比較し、不一致のときに論
理演算回路ＡＬＵ出力Ｃに付加されるパリティー・ビッ
トＣＰに誤りを生じさせる。上記実施例によって明らか
なように、論理演算回路に更に最上位出力キャリ−信号
を送出する機能を付しパリティー・プリディクション回
路を設けるか、あるいは更にチェック用論理演算回路及
びパリティー・ビット生成回路を設けるかする方法によ
って最上位出力キャリー信号に冗長性を与え結果数出力
に対するパリティー・ビットによって誤りを検出するよ
うにしているので論理演算出力結果に総て冗長性を与え
ることが可能である。
以上本発明によって、簡易で金物量の少ない最上位出力
キヤリー信号のチェックを可能とする論理演算装置が提
供される。
キヤリー信号のチェックを可能とする論理演算装置が提
供される。
第１図は従来の論理演算装置を示すブロック図、第２図
は本発明の一実施例を示すブロック図、第３図はパリテ
ィー・プリディクション回路に最上位出力キャリー信号
を得る付加回路を説けた回路接続図、第４図は本発明の
他の実施例を示すブロック図である。 １，ｌａ，ｌｂ・・・論理演算装置、ＡＬＵ・・・論理
演算回路、ｐｐ，２・・・パリティー・プリディクショ
ン回路、ｐｃ…パリティー・チェック回路、Ｃｏｕｔ．
，Ｃ′ｏｕｔ…最上位出力キャリ−信号、ＡＲ，ＢＲ・
・・被演算レジスタ。 第１図 第３図 第２図 第４図
は本発明の一実施例を示すブロック図、第３図はパリテ
ィー・プリディクション回路に最上位出力キャリー信号
を得る付加回路を説けた回路接続図、第４図は本発明の
他の実施例を示すブロック図である。 １，ｌａ，ｌｂ・・・論理演算装置、ＡＬＵ・・・論理
演算回路、ｐｐ，２・・・パリティー・プリディクショ
ン回路、ｐｃ…パリティー・チェック回路、Ｃｏｕｔ．
，Ｃ′ｏｕｔ…最上位出力キャリ−信号、ＡＲ，ＢＲ・
・・被演算レジスタ。 第１図 第３図 第２図 第４図
Claims (1)
- 【特許請求の範囲】 １ 論理演算回路及びパリテイー・プリデイクシヨン回
路によつて得られる結果数及びパリテイー・ビツトを送
出し、パリテイー・チエツク回路によつて結果数をチエ
ツクする論理演算装置において、前記パリテイー・プリ
デイクシヨン回路に論理演算回路が出力する最上位キヤ
リー信号を出力する機能を付加し、前記パリテイー・プ
リデイクシヨン回路によつて得られた最上位キヤリー信
号と論理演算回路によつて得られた最上位キヤリー信用
が不一致を示すときはパリテイー・ビツト出力を反転し
て送出し最上位出力キヤリー信号を含めて結果数をチエ
ツクすることを特徴とする論理演算回路。 ２ 最上位出力キヤリー信号出力機能を付加したパリテ
イー・プリデイクシヨン回路はチエツク用論理演算回路
及び該チエツク用論理演算回路出力に接続したパリテイ
ー生成回路とにより構成することを特徴とする特許請求
の範囲第１項記載の論理演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55010391A JPS6038746B2 (ja) | 1980-01-31 | 1980-01-31 | 論理演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55010391A JPS6038746B2 (ja) | 1980-01-31 | 1980-01-31 | 論理演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56108145A JPS56108145A (en) | 1981-08-27 |
| JPS6038746B2 true JPS6038746B2 (ja) | 1985-09-03 |
Family
ID=11748818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55010391A Expired JPS6038746B2 (ja) | 1980-01-31 | 1980-01-31 | 論理演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038746B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020261989A1 (ja) | 2019-06-28 | 2020-12-30 | 株式会社ファーストリテイリング | ブランケット |
-
1980
- 1980-01-31 JP JP55010391A patent/JPS6038746B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020261989A1 (ja) | 2019-06-28 | 2020-12-30 | 株式会社ファーストリテイリング | ブランケット |
| KR20220024946A (ko) | 2019-06-28 | 2022-03-03 | 가부시키가이샤 파스토 리테이링구 | 담요 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56108145A (en) | 1981-08-27 |
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