JPH02132850A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02132850A JPH02132850A JP63286223A JP28622388A JPH02132850A JP H02132850 A JPH02132850 A JP H02132850A JP 63286223 A JP63286223 A JP 63286223A JP 28622388 A JP28622388 A JP 28622388A JP H02132850 A JPH02132850 A JP H02132850A
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- JP
- Japan
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- chips
- chip
- bonding
- wiring layer
- solder
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Links
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- 229910000679 solder Inorganic materials 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000012212 insulator Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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- 238000009413 insulation Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に複数個の半導体素子チ
ップを同一マウント基板上に搭載する構成の半導体装置
に関する。
ップを同一マウント基板上に搭載する構成の半導体装置
に関する。
従来、高出力のＧａＡｓ ＦＥＴを２個同一マウント基
板上に搭載する半導体装置として、第４図及び第５図に
示す構成が採用されている。即ち、第４図は平面図、第
５図はそのＢ−Ｂ線断面図である．これらの図において
、マウント基板１１の平坦な面に２個の半導体素子チッ
プ１２．１３を夫々ソルダｌ６を用いて固着し、その上
で各チップ１２．１３をボンデ．イングヮイヤ１７によ
って相互に接続している。
板上に搭載する半導体装置として、第４図及び第５図に
示す構成が採用されている。即ち、第４図は平面図、第
５図はそのＢ−Ｂ線断面図である．これらの図において
、マウント基板１１の平坦な面に２個の半導体素子チッ
プ１２．１３を夫々ソルダｌ６を用いて固着し、その上
で各チップ１２．１３をボンデ．イングヮイヤ１７によ
って相互に接続している。
上述した構成の半導体装置では、２個のチップ１２．１
３をソルダ１６を用いて順次固着して組立てを行ってい
るが、後から固着するチップのソルダを溶融した際に、
このソルダが既に固着した隣接するチップにまで流動し
、該チップのソルダを再度溶融させてそのチップ固着位
置や方向にずれが生じることがある。このため、後のチ
ップの固着条件を変更させる必要があり、各チップの固
着状態が相違して、各チップの熱抵抗が異なってしまう
という問題が生じる。
３をソルダ１６を用いて順次固着して組立てを行ってい
るが、後から固着するチップのソルダを溶融した際に、
このソルダが既に固着した隣接するチップにまで流動し
、該チップのソルダを再度溶融させてそのチップ固着位
置や方向にずれが生じることがある。このため、後のチ
ップの固着条件を変更させる必要があり、各チップの固
着状態が相違して、各チップの熱抵抗が異なってしまう
という問題が生じる。
また、隣接して固着したチップ１２．１３間を直接ボン
ディングヮイヤ１７で接続するため、ボンディングヮイ
ヤ１７の第１ボンディングと第２ボンディングの夫々を
高精度に行う必要があり、ボンディングの作業性が低下
されるという問題もある。
ディングヮイヤ１７で接続するため、ボンディングヮイ
ヤ１７の第１ボンディングと第２ボンディングの夫々を
高精度に行う必要があり、ボンディングの作業性が低下
されるという問題もある。
本発明は複数個のチップを均一に固着するとともに、ボ
ンディングの作業性を向上することが可能な半導体装置
を提供することを目的とする。
ンディングの作業性を向上することが可能な半導体装置
を提供することを目的とする。
〔課題を解決するための手段］
本発明の半導体装置は、少なくとも２個の半導体素子チ
ップを固着するマウント基板の表面の各チップ間に突部
を形成するとともに、この突部の上に絶縁状態を保って
配線層を形成し、各チップに一端を接続したボンディン
グワイヤの各他端をこの配線層に接続して各チップを相
互に電気接続している。
ップを固着するマウント基板の表面の各チップ間に突部
を形成するとともに、この突部の上に絶縁状態を保って
配線層を形成し、各チップに一端を接続したボンディン
グワイヤの各他端をこの配線層に接続して各チップを相
互に電気接続している。
〔作用〕
上述した構成では、突部により各チップを固着するソル
ダを分離して各チップを均一状態に固着することを可能
とし、突部上に絶縁状態で設けた配線層に夫々各チップ
のボンディングワイヤを接続することでボンディングワ
イヤのボンディング性を改善する。
ダを分離して各チップを均一状態に固着することを可能
とし、突部上に絶縁状態で設けた配線層に夫々各チップ
のボンディングワイヤを接続することでボンディングワ
イヤのボンディング性を改善する。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の要部の平面図、第２図は
そのＡ−Ａ線に沿う断面図である。
そのＡ−Ａ線に沿う断面図である。
これらの図において、１は金属からなるマウント基板で
あり、半導体素子チップ２．３を夫々搭載する領域を有
するとともに、これらの領域の間には表面を上方に突出
させた突部１ａを一体に形成している。そして、この突
部１ａの上面にはセラミンク材等の絶縁層４を形成し、
かつ絶縁層４の表面に導電性の配線層５を形成している
。
あり、半導体素子チップ２．３を夫々搭載する領域を有
するとともに、これらの領域の間には表面を上方に突出
させた突部１ａを一体に形成している。そして、この突
部１ａの上面にはセラミンク材等の絶縁層４を形成し、
かつ絶縁層４の表面に導電性の配線層５を形成している
。
一方、マウント基板１の各搭載’ｐＭＭには、夫々ソル
ダ６を用いて半導体素子チップ２，３を固着している。
ダ６を用いて半導体素子チップ２，３を固着している。
また、各チップ２．３にはポンディングワイヤ７の一端
を接続し、その他端は夫々前記絶Ｉｉ層４上の配線層５
に接続している。これにょり、各チップ２，３は配線Ｎ
５を介してボンディングワイヤ７により相互に電気接続
されることになる。
を接続し、その他端は夫々前記絶Ｉｉ層４上の配線層５
に接続している。これにょり、各チップ２，３は配線Ｎ
５を介してボンディングワイヤ７により相互に電気接続
されることになる。
この構成によれば、各チップ２，３を夫々マウント基仮
１に固着する際に、各チップ２．３のソルダ６が溶融さ
れても、突部１ａによって他方のチップ側に流動される
ことが防止され、各チップにおけるソルダの偏り，或い
はボイドの発生が回避でき、各チップの固着を均一に行
うことができる。また、両チップ２，３を相互に電気接
続するボンディングワイヤ７は、突部１ａ上の絶縁層４
に設けた配線層５を介して接続しているので、各ワイヤ
７のボンディング時には各チップ２．３側の端部のみを
高精度に管理すればよく、他端部の精度を緩和してボン
ディング性を改善できる。
１に固着する際に、各チップ２．３のソルダ６が溶融さ
れても、突部１ａによって他方のチップ側に流動される
ことが防止され、各チップにおけるソルダの偏り，或い
はボイドの発生が回避でき、各チップの固着を均一に行
うことができる。また、両チップ２，３を相互に電気接
続するボンディングワイヤ７は、突部１ａ上の絶縁層４
に設けた配線層５を介して接続しているので、各ワイヤ
７のボンディング時には各チップ２．３側の端部のみを
高精度に管理すればよく、他端部の精度を緩和してボン
ディング性を改善できる。
第３図は本発明の第２実施例の断面図であり、第２図と
同一部分には同一符号を付してある。
同一部分には同一符号を付してある。
この実施例では、マウント基ｉＩｉ．１の両チップ２，
３間に突部を設ける代わりに凹部１ｂを形成し、この凹
部１ｂ内に凹部深さよりも厚く形成した絶緑体４Ａを嵌
入し、その上部をマウント基板１の表面上に突出させて
突部を形成している。また、この絶縁体４Ａの上面には
配線層５を形成し、ボンディングヮイヤ７を接続してい
る。
３間に突部を設ける代わりに凹部１ｂを形成し、この凹
部１ｂ内に凹部深さよりも厚く形成した絶緑体４Ａを嵌
入し、その上部をマウント基板１の表面上に突出させて
突部を形成している。また、この絶縁体４Ａの上面には
配線層５を形成し、ボンディングヮイヤ７を接続してい
る。
この構成では、絶縁体４ａにより両チップ２，３間での
ソルダの流動を防止して、各チップ２．３を均一に固着
できる。また、配線層５を介して接続したボンディング
ヮイヤ７により両チップ２．３を電気接続してボンディ
ング性を改善できることは言うまでもない。
ソルダの流動を防止して、各チップ２．３を均一に固着
できる。また、配線層５を介して接続したボンディング
ヮイヤ７により両チップ２．３を電気接続してボンディ
ング性を改善できることは言うまでもない。
以上説明したように本発明はマウント基板の表面のチッ
プ間に突部を形成しているので、突部により各チップを
固着するソルダを分離して各チップを均一状態に固着す
ることを実現する。また、各チップに一端を接続したボ
ンディングワイヤの各他端を突部上に設けた配線層に接
続しているので、各チップを配線層を介して相互に電気
接続し、かつボンディングワイヤのボンディング精度を
緩和してポンディング性を改善することができる効果が
ある．
プ間に突部を形成しているので、突部により各チップを
固着するソルダを分離して各チップを均一状態に固着す
ることを実現する。また、各チップに一端を接続したボ
ンディングワイヤの各他端を突部上に設けた配線層に接
続しているので、各チップを配線層を介して相互に電気
接続し、かつボンディングワイヤのボンディング精度を
緩和してポンディング性を改善することができる効果が
ある．
第１図は本発明の第１実施例の要部の平面図、第２図は
第１図のＡ−Ａ線に沿う断面図、第３図は本発明の第２
実施例の断面図、第４図は従来の半導体装置の要部の平
面図、第５図は第４図のＢ一Ｂ線に沿う断面図である。 １・・・マウント基板、ｌａ・・・突部、ｌｂ・・・凹
部、２．３・・・半導体素子チップ、４・・・絶縁層、
４Ａ・・・絶縁体、５・・・配線層、６・・・ソルダ、
７・・・ボンディングワイヤ、１１・・・マウント基板
、１２．１３・・・半導体素子チップ、１６・・・ソル
ダ、１７・・・ボンディングワイヤ。 第４ 第５
第１図のＡ−Ａ線に沿う断面図、第３図は本発明の第２
実施例の断面図、第４図は従来の半導体装置の要部の平
面図、第５図は第４図のＢ一Ｂ線に沿う断面図である。 １・・・マウント基板、ｌａ・・・突部、ｌｂ・・・凹
部、２．３・・・半導体素子チップ、４・・・絶縁層、
４Ａ・・・絶縁体、５・・・配線層、６・・・ソルダ、
７・・・ボンディングワイヤ、１１・・・マウント基板
、１２．１３・・・半導体素子チップ、１６・・・ソル
ダ、１７・・・ボンディングワイヤ。 第４ 第５
Claims (1)
- １、少なくとも２個の半導体素子チップを夫々マウント
基板上に隣接配置してソルダにより固着し、かつ各チッ
プをボンディングワイヤにより相互に電気接続する半導
体装置において、前記２個のチップ間にはマウント基板
表面上に突出した突部を形成するとともに、この突部上
に絶縁状態を保って配線層を形成し、前記各チップに一
端を接続したボンディングワイヤの各他端を該配線層に
接続して各チップを相互に電気接続したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63286223A JPH02132850A (ja) | 1988-11-12 | 1988-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63286223A JPH02132850A (ja) | 1988-11-12 | 1988-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132850A true JPH02132850A (ja) | 1990-05-22 |
Family
ID=17701562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63286223A Pending JPH02132850A (ja) | 1988-11-12 | 1988-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191061A (ja) * | 1996-01-09 | 1997-07-22 | Nec Corp | チップキャリア |
-
1988
- 1988-11-12 JP JP63286223A patent/JPH02132850A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191061A (ja) * | 1996-01-09 | 1997-07-22 | Nec Corp | チップキャリア |
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