JPH02130831A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路に関し、特にバレルシフタ回路
及びローティタ回路に使用されるものである。

（従来の技術） 近年、マイクロプロセッサ等の論理ＬＳＩは機能が高度
化しており、例５えば１クロツクサイクルで任意ビット
長のデータシフトを行なえるバレルシフタ回路が搭載さ
れるようになってきている。

第３図はバレルシフタ回路の一例として入力８ビツト、
出力４ビツトのものを示している。データ入力端子群１
ａ、　ｌｂ、・・・、　ｌｈからはデータが入力し、そ
のシフト量に応じてシフト制御端子群２ａ。

２ｂ、・・・、　２ｅのうちの一本のみをアクティブと
する。

これにより、任意ビット長のデータシフトが行なわれ、
データ出力端子群３ａ、　３ｂ、・・・、　３ｄからシ
フトされたデータが出力される。

第４図は二層配線技術を使用した場合におけるバレルシ
フタ回路のパターン例として、前記第３図の破線で囲ん
だ１ユニツトを示している。半導体基板の一主面に形成
されたトランジスタのソース、ドレイン領域の一方は第
一層Ａｌ配線１と接続部２で接続されている。また、ゲ
ートは第二層１配線３と接続部４で接続され、この第二
層Ａｆｉ配線３は前記第一層Ａｇ配線ｌに直交している
。さらに、ソース、ドレイン領域の他方は第一層ＡｆＩ
配線５と接続部６で接続され、こ、の第一層Ａｇ配線５
は接続部７で第二層Ａｇ配線８に接続されている。

このように、従来のバレルシフタ回路においては、規則
的に配列したトランジスタ素子群の配線層が一層又は二
層の配線技術により形成されていたため、前記トランジ
スタ素子群の配線が込み入る欠点がある。また、この配
線の込み入りを防止するためには配線領域を増大する必
要があるが、配線領域を増大するとチップ内に占めるブ
ロック全体の面積は著しく増大し、動作スピードも遅く
なるという欠点が生じる。なお、第５図に示すようなデ
ータの循環を行なうための循環型ローティタ回路におい
てもバレルシフタ回路と同様な欠点がある。

（発明が解決しようとする課題） このように、従来はトランジスタ素子群の配線層が一層
又は二層の配線技術により形成され、配線領域が増大し
ていたため、ブロック全体の面積の増大及び動作スピー
ドの遅れなどの欠点があった。

よって、本発明の目的は、ブロック全体の面積が小さく
、動作スピードの速い高性能な半導体集積回路を提供す
ることである。

［発明の構成］ （課題を解決するための手段とその作用）上記目的を達
成するために、本発明の半導体集積回路は、規則的に配
列したトランジスタ群と、このトランジスタ群上に三層
以上の配線層とを有し、互いに交わることなく前記トラ
ンジスタ群のソース、ドレイン領域の一方に接続される
第１の配線群、互いに交わることなく前記トランジスタ
群のゲートに接続される第２の配線群及び互いに交わる
ことなく前記トランジスタ群のソース、ドレイン領域の
他方に接続される第３の配線群が互いに異なつた配線層
を利用して形成される。

また、マトリックス状に配列した前記トランジスタ群と
、データが人力する前記第１の配線群と、シフト制御信
号が人力する前記第２の配線群と、データが出力する前
記第３の配線群とを形成する。この時、前記第１の配線
群を前記第３の配線群よりも多く形成することにより、
又は前記第１の配線群と前記第３の配線群とを同数形成
することにより、それぞれ高性能なバレルシフタ回路又
はローティタ回路を形成できる。

なお、前記第１、第２及び第３の配線群は互いに異なっ
た方向に形成するのが効果的である。

このような構成によれば、トランジスタ群の配線部を多
層にすることで配線領域を増大する必要がなくなる。よ
って、ブロック全体の面積が小さく、動作スピードの速
い高性能な半導体集積回路を提供することができる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は本発明の半導体集積回路を１ユニット分につい
て示したものである。トランジスタを構成するＳ（ソー
ス）Ｄ（ドレイン）Ｇ（ゲート）領域上には第−層ＡＲ
配線１１が形成されている。

前記第−層ＡｆＩ配線１１上には第二層Ａｊｌ配線１２
が形成され、この第二層ＡＩｌ配線１２上には第三層Ａ
ｆＩ配線１３が形成されている。前記第−Ｊｉｌ配線１
１はソース、ドレイン領域の一方に接続部１４で接続さ
れ、前記第二層Ａｆｉ配線１２はポリシリコン等からな
るゲート１５に接続部１Ｂで接続されている。

また、前記第三層ＡＩ！配線１３はソース、ドレイン領
域の他方に接続部１７で接続されている。

なお、第２図は前記接続部１７における断面図を示して
いる。ＳＤＧ領域と第三層Ａｆ！配線１３とを接続する
ために、前記ＳＤＧ領域上には第−層ＡＮ　　ｌｌａが
形成され、この第−層Ａｌ　　ｌｌａ上には第二ＪＷＡ
ｆＩＬ２ａが形成されている。すなわち、このような連
続的な接続方法をとることにより三層以上の配線層を可
能にすることができる。

そこで、例えば前記第３図に示したバレルシフタ回路に
本発明を適用してみる。まず、マトリックス状に配列し
たトランジスタ群上に互いに平行となるよう第−層Ａｆ
！配線１１群を行方向に形成し、この第−層Ａｌ配線１
１群を前記トランジスタ群のソース、ドレイン領域の一
方に接続する。また、前記第−層Ａｇ配線１１群に直交
するよう第二ＪＷｌ！配線１２群を列方向に形成し、こ
の第二層Ａ１１配線１２群を前記トランジスタ群のゲー
トに接続する。なお、前記第−層Ａｌ配線１１群と前記
第二層Ａｌ配線１２群との間には一つのトランジスタが
配置されるようにする。さらに、互いに平行となるよう
第三層ＡＩ配線１３群を斜め方向に形成し、前記トラン
ジスタ群のソース、ドレイン領域の他方に接続する。ま
た、前記第三層Ａｌ配線１３群は前記第−層Ａｆｉ配線
１１群よりも多く形成される。

そして、データは第三層Ａｊｌ配線１３群から入力され
、シフト制御信号は第二層Ａｊｌ配線１２群から入力さ
れる。これにより、シフトされたデータが第−層Ａｊ２
配線１１群から出力される。

なお、前記第−層、第二層、又は第三層Ａｆ！配線１１
．１２．１３群の形成される方向は前記の例に限られな
い。例えば、第三層ｊｌ配線１３群を第−層Ａｌ配線１
１群に直交するよう列方向に形成し、この第三層Ａｌ配
線１３群を前記トランジスタ群のソース、ドレイン領域
の他方に接続する。そして、第二層ＡＩＩ配線１２群を
斜め方向に形成し、前記トランジスタ群のゲートに接続
することも可能である。

ところで、前記第−層ＡｆＩ配線１１群と前記第三層Ａ
ｌ配線１３群とを同数形成する。また、データを第三層
Ａｌ配線１３群から入力し、制御信号を第二層Ａｌ配線
１２群から入力し、データを第−層ＡＩ配線１１群から
出力する。これにより、本発明をローティタ回路に適用
することもできる。

このような構成によれば、データ入力、データ出力及び
シフト制御入力又は制御入力に使用される配線、すなわ
ちトランジスタのソース、ドレイン及びゲートに接続さ
れる配線がそれぞれ異なった配線層に形成されるため配
線領域が増大する心配はない。よって、ブロック全体の
面積が小さく、動作スピードも速い高性能な半導体集積
口路を提供することができる。

さらに、本発明のバレルシフタ回路又はローティタ回路
におけるデータ入力、データ出力及びシフト制御入力又
は制御入力と配線層との対応は前記実施例に限られるも
のではなく、種々の変形が可能である。例えば、データ
出力に使用されるＡｇ配線１１を第二層目又は第三層目
に形成し、シフト制御入力又は制御入力に使用されるＡ
ｆｉ配線１２を第三層目又は第一層目に形成し、データ
入力に使用されるＡｆｉ配線１３を第−層目又は第二層
口に形成することもできる。なお、配線層が三層以上あ
る場合において、は、データ入力、データ出力及びシフ
ト制御入力又は制御入力と配線層との対応はこの他にも
種々考えられる。

〔発明の効果］ 以上、説明したように本発明によれば次のような効果を
奏する。

トランジスタ素子群の配線層が三層以上あることにより
、ブロック金体の面積が小さく、動作スピードも速い高
性能な半導体集積回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路の平
面パターンを示す図、第２図は前記第１図におけるＳＤ
Ｇ領域と第三層Ａ、Ｑ配線との接続部における断面図、
第３図はバレルシフタ回路を示す回路図、第４図は従来
のバレルシフタ回路の平面パターンを示す図、第５図は
ローティタ回路を示す回路図である。 １１・・・第−層Ａｇ配線、１２・・・第二層ＡＩＩ配
線、１３・・・第三層Ａ、ｊｌｌ配線、１５・・・ゲー
ト、１４．１８．１７・・・接続部。 出願人代理人　弁理士　鈴江武彦 ａ ２ｂ　　　　２ｃ 第３図 ｄ ｅ 第４図 第２図 ５図

Claims (4)

【特許請求の範囲】
1. （１）規則的に配列したトランジスタ群と、このトラン
   ジスタ群上に第１の配線層、第２の配線層及び第３の配
   線層とを有する半導体集積回路であって、 （ａ）互いに交わることなく形成され、かつ、前記トラ
   ンジスタ群のソース、ドレ イン領域の一方に接続される第１の 配線群と、 （ｂ）互いに交わることなく形成され、かつ、前記トラ
   ンジスタ群のゲートに接続 される第２の配線群と、 （ｃ）互いに交わることなく形成され、かつ、前記トラ
   ンジスタ群のソース、ドレ イン領域の他方に接続される第３の 配線群とを具備し、 これら第１、第２及び第３の配線群が互いに同じ配線層
   を利用することなく、前記第１、第２又は第３の配線層
   のいずれかに形成されることを特徴とする半導体集積回
   路。
2. （２）前記第１の配線群を前記第３の配線群よりも多く
   設けることにより、前記第１の配線群から入力されるデ
   ータが前記第２の配線群から入力されるシフト制御信号
   により任意ビット長シフトして前記第３の配線群へ出力
   されることを特徴とする請求項１記載の半導体集積回路
   。
3. （３）前記第１の配線群と前記第３の配線群とを同数設
   けることにより、前記第１の配線群から入力されるデー
   タが前記第２の配線群から入力される制御信号により循
   環して前記第３の配線群へ出力されることを特徴とする
   請求項１記載の半導体集積回路。
4. （４）前記第１の配線群と前記第２の配線群とが異なっ
   た方向に形成され、かつ、前記第３の配線群が前記第１
   及び第２の配線群のいずれとも異なった方向に形成され
   ることを特徴とする請求項１、２又は３記載の半導体集
   積回路。