JPH0212958A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH0212958A
JPH0212958A JP63164301A JP16430188A JPH0212958A JP H0212958 A JPH0212958 A JP H0212958A JP 63164301 A JP63164301 A JP 63164301A JP 16430188 A JP16430188 A JP 16430188A JP H0212958 A JPH0212958 A JP H0212958A
Authority
JP
Japan
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cells
external
internal
cell
power source
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Pending
Application number
JP63164301A
Other languages
English (en)
Inventor
Tetsuo Kazami
風見　哲夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0212958A publication Critical patent/JPH0212958A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、 電源バスの布線構造に関する。
〔従来の技術〕
特にその 第２図は従来の半導体集積回路装置における電源バスの
布線構造を示す平面図である。ここで、１は半導体集積
回路チップで、２および３は外部からの入出力信号をや
りとりする外部セルおよびメモリセル、論理ゲート・セ
ル等の組合せにより所望の機能を実現させる内部セルを
それぞれ示す、この布線構造では、電源パッド６からの
電源電圧は外部セル２と内部セル３とが共用する電源バ
ス７を通って共通電源バス８から各セルに供給される。
従って、内部セル３の電源電位ドロップには外部セル２
の電流ドロップ分が含まれ、また、外部セル２の電源電
位ドロップには内部セル３の電流ドロップ分が含まれる
。このように、各セルの電源電位ドロップは、自分自身
のドロップの他に、お互いの電位ドロップを加算したも
のになる。
〔発明が解決しようとする課題〕
以上説明したように、上述した従来の半導体集積回路装
置における内部セルと外部セルの各電源電位ドロップは
、何れも自分自身の電位ドロップの他にお互いの電位ド
ロップ分が加算されるので、電源ノイズマージンが低下
するという欠点を有する。
本発明の目的は、上記の問題点に鑑み、内部セルと外部
セルそれぞれの電源電位ドロップが相互に干渉し合うこ
となき半導体集積回路装置を提供することである。
〔課題を解決するための手段〕
本発明によれば、半導体集積回路装置は、半導体基板と
前記半導体基板上に隣接してそれぞれ形成されるメモリ
セル、論理ゲート等の組合せからなる内部セルおよび外
部からの入出力信号をやりとりする外部セルとを含んで
成り、前記内部セルおよび外部セルは共通の電源バスか
ら分岐される内部セル専用の電源バスおよび外部セル専
用の電源バスを介しそれぞれ独立に電源供給されること
を含んで構成される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の電源バス布線構造を示す平
面図である。本実施例によれば、電源バスの布線構造は
、従来、外部セル２と内部セル３が共用していた電源バ
ス７が、内部セル専用電源バス４と外部セル専用電源バ
ス５とに分離される。この布線構造によると、内部セル
３に流れる電流と外部セル２を流れる電流はそれぞれ独
立の径路を流れるので、各セルの電源電位ドロップは各
セルを流れる電流のみによって決まり、他のセルの影響
を受けることはない。
〔発明の効果〕
以上説明したように、本発明によれば、外部セルと内部
セルの電源バスを分岐してそれぞれ独立させたことによ
り、各セルの電源電位ドロップは各セルの電流分によっ
てのみ決まり、お互いの影響を受けないようにすること
ができるので、内部セルおよび外部セルの電源ノイズマ
ージンの低下を防ぐことができる。
【図面の簡単な説明】
第１図は本発明の一実施例の電源バス布線構造を示す平
面図、第２図は従来の半導体集積回路装置における電源
バスの布線構造を示す平面図である。 １・・・半導体集積回路チップ、２・・・外部セル、３
・・・内部セル、４・・・内部セル専用電源バス、５・
・・外部セル専用電源バス、６・・・電源パッド、８・
・・共通電源バス。

Claims (1)

    【特許請求の範囲】
  1. 半導体基板と前記半導体基板上に隣接してそれぞれ形成
    されるメモリセル、論理ゲート等の組合せからなる内部
    セルおよび外部からの入出力信号をやりとりする外部セ
    ルとを含んで成り、前記内部セルおよび外部セルは共通
    の電源バスから分岐される内部セル専用の電源バスおよ
    び外部セル専用の電源バスを介しそれぞれ独立に電源供
    給されることを特徴とする半導体集積回路装置。
JP63164301A 1988-06-30 1988-06-30 半導体集積回路装置 Pending JPH0212958A (ja)

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