JPH0212422A - ビデオバッファ装置 - Google Patents

ビデオバッファ装置

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Publication number
JPH0212422A
JPH0212422A JP16074788A JP16074788A JPH0212422A JP H0212422 A JPH0212422 A JP H0212422A JP 16074788 A JP16074788 A JP 16074788A JP 16074788 A JP16074788 A JP 16074788A JP H0212422 A JPH0212422 A JP H0212422A
Authority
JP
Japan
Prior art keywords
amplification factor
input amplifier
input
converter
image signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16074788A
Other languages
English (en)
Inventor
Eiji Tagami
田上 英治
Sei Takakuwa
高桑 聖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP16074788A priority Critical patent/JPH0212422A/ja
Publication of JPH0212422A publication Critical patent/JPH0212422A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は1例えばCRTデイスプレィの画像信号をデ
ィジタル化してバッファリングするビデオバッファ装置
に関するものである。
[従来の技術] 第3図は、従来のビデオバッファ装置の入力回路の構成
を示すブロック図である。図において(1)はビデオ入
力端子、(2)はビデオ入力端子(1)と直列に接続さ
れる固定抵抗R,(3)は入力アンプであって、その反
転入力側が固定抵抗(2)を介してビデオ入力端子(1
)と接続されると共にその非反転入力側が接地されてい
る。(4)は入力アンプく3)の増幅率を可変にするた
めの可変抵抗VRであって1その一端が入力アンプ(3
)の反転入力側と、その他端が入力アンプ(3)の出力
側とそれぞれ接続されている。(5)はA/Dコンバー
タであって、その一方の入力側が入力アンプ(3〉の出
力側と接続されると共にその他方の入力側が接地されて
いる。(6)は画像信号をデイ1ジタル値として格納す
るための画像信号メモリ(RAM)であって、その入力
側がA/Dコンバータ(5)の出力側と接地されている
従来のビデオバッファ装置は上記のように構成され。ビ
デオ入力端子(1)から入力された画像信号は固定抵抗
R(2)を介して入力アンプ(3)に入力される。入力
アンプ(3)では固定抵抗R(2)と可変抵抗V R(
4>により決定される増幅率VR/Rで画像信号を増幅
し、増幅された出力はA/Dコンバータ(5)の入力に
アナログ値として入力される。A/Dコンバータ(5)
では入力されたアナログ値をそれに相当する数ビットの
ディジタル値に変換し1画像信号メモリ(6〉に出力す
る。この結果1画像信号をディジタル値として画像信号
メモリ(6)に格納される。
ここで、可変抵抗VR(12>は画像信号の振幅が接続
されるビデオ信号により種々異なることに対してA/D
コンバータ(5)への入力値を一定に保つために入カア
ンフ責3)の増幅率を可変にするためのものであり1画
像信号に合わせて個々にあらかじめ設定されているもの
である。
[発明が解決しようとする課題] 上記のような従来のビデオバッファ装置では。
可変抵抗VRを画像信号の振幅に合わせて個々に調整す
る必要があり、しかも異なる振幅の画像信号を正確に取
り込むことが非常に困難であり、また可変抵抗VRを調
整するために測定器等の装置が必要となり調整に時間を
費やしてしまう等の問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、入力アンプの増幅率を自動的にIg整可能として
調整時間が短く、かつ異なる振幅の画像信号を正確に取
り込むことが簡単にできるビデオバッファ装置を得るこ
とを目的とする。
[課題を解決するための手段] この発明に係るビデオバッファ装置は2画像信号を所定
の増幅率に制御可能な入力アンプとこの入力アンプの増
幅率を制御するD/Aコンバータと、前記画像信号のデ
ィジタル値が一定値になるように前記D/Aコンバータ
を介して前記入力アンプの増幅率を制御するCPUとを
備えたものである。
[作用] この発明においては、ビデオ入力端子から最大輝度の画
像信号を入力し1画像信号メモリ内に格納される画像信
号のディジタル値が最大となるようにCPUにより自動
的に入力アンプの増幅率を制御するため簡単に最適増幅
率に調整することができる。
[実施例] 第1図はこの発明の一実施例によるビデオバッファ装置
を示すブロック図である6図において。
(1)〜(6)は従来のものと同様である。(7)はC
PUであって、アドレス/データバス(10)を介して
9画像信号メモリ(RAM>(6)、プログラムメモリ
(ROMH8)、データメモリ(RAM>(9)。
出力ボート(11)と相互に接続されている。プログラ
ムメモリ(ROM)(8)はCPU(7)のプログラム
が格納されている。また、データメモリ(RAM)(9
>はCPLJ(7)の扱うデータが格納されている。(
12)はD/Aコンバータであって、そのディジタル入
力が出力ボート(11)と接続されると共にそのアナロ
グ出力は後述の入力アンプ(6)の一方の入力側と接続
される。入力アンプ(6)の他方の入力側はビデオ入力
端子(1)と接続されると共にその出力側がA/Dコン
バータ(5)の一方の入力側と接続される。
第2図は第1図の入力アンプ(13)の増幅率を調整す
るフローチャートを示す図である。
上記のように構成されたビデオバッファ装置において、
ビデオ入力端子(1)から入力された画像信号は入力ア
ンプ(13〉に入力される。入力アンプ(13)は、一
般的なアナログ掛は算器であり出力端子には画像入力電
圧値とD/Aコンバータ(12)の出力電圧値との積が
出力される。すなわちD/Aコンバータ(12)の出力
値が入力アンプ(13)の増幅率となる。入力アンプ(
13)の出力は従来例と同様にA/Dコンバータ(5)
を介してディジタル化された値が画像信号メモリ(RA
 M >(6)に格納される。ここで入力アンプ(13
)の増幅率を決定する手段は第2図に示すようなプログ
ラムにより実施される。このプログラムはプログラムメ
モリ(ROM )内に格納され、CPU(7>により制
御されるものである。まずビデオ入力端子(1)に画像
信号の最大値を入力し、入力アンプ(13)の増幅率が
最小になるようにD/Aコンバータ(12)のディジタ
ル入力値を出力ボート(11)にアドレス/データバス
(10)を介してセットする(ステップS1参照)。ビ
デオ入力端子(1)に入力されている画像信号をA/D
コンバータ(5)を通してディジタル化して画像信号メ
モリ(RA M )〈6)に取り込む(ステップS2参
照)。次に5画像信号メモリ(RAM)(6)に取り込
んだ値を読み出すくステップS3参照)。読み出された
画像信号メモリ(RAM)(6)の値がディジタル値の
最大値であるか否かを判定しくステップS4参照)、デ
ィジタル値の最大値でなければ入力アンプ(13)の増
幅率が1ランク上がるようなり/Aコンバータ〈12)
のディジタル入力値を出カポ−)(11)にアドレス/
データバス(10)を介してセットしくステップS5参
照)、再度ビデオ入力端子(1)に入力されている画像
信号をA/Dコンバータ(5〉を介してディジタル化し
て画像信号メモリ(RA M )(6)に取り込む〈ス
テップS2)。上記入力アンプ(13)の増幅率上昇9
画像信号の取り込み動作を画像信号メモリ(6)に取り
込んだ値がディジタル値の最大値と一致するまで繰り返
す。一致したらその時出力ボート<11)にセットした
値を入力アンプ(13)の最適増幅率としてデータメモ
リ(RAM)(9)に登録する(ステップS6参照)。
以降画像入力の取り込みの際はデータメモリ(RA M
 )(9)に記憶している最適増幅率を出力ボート(1
1)にセットすれば画像信号の取り込みは常に正確に行
うことができる。
なお上記実施例では最適増幅率を記憶するブタメモリと
してRAM (ランダムアクセスメモリ)を使用してい
るが、データメモリとしてEEPROMのような不揮発
生メモリを使用すれば電源を一旦切断しても再調整の必
要が無くなりより簡単なビデオバッファ装置とすること
が可能となる。
[発明の効果] この発明は以上説明したとおり1画像信号を所定の増幅
率に制御可能な入力アンプと、この入力アンプの増幅率
を制御するD/Aコンバータと前記画像信号のディジタ
ル値が一定になるように前記D/Aコンバータを介して
前記入力アンプの増幅率を制御するCPUとを備えてい
るので5入力アンプの増幅率をD/Aコンバータを採用
することによりCPUで制御することが可能なように構
成したので入力アンプの増幅率の調整が簡単に精度よく
行うことが可能になる効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例によるビデオバッファ装置
のブロック図、第2図は第1図の入力アンプの増幅率調
整のフローチャート図、第3図は従来のビデオバッファ
装置のブロック図である。 図において、(1)・・・ビデオ入力端子、(5)・A
/Dコンバータ、(6)・・・画像信号メモリ (7)
・・ ・CPU、<8)・・・プログラムメモリ (9
)・・・データメモリ、(10)・・・アドレス/デー
タバス1ll)・・・出力ボート。 (12)・・・D/Aコンバータ、(13)・・・入力
アンプである。

Claims (1)

    【特許請求の範囲】
  1. 画像信号をディジタル化してバッファリングするビデオ
    バッファ装置において、前記画像信号を所定の増幅率に
    制御可能な入力アンプと、この入力アンプの増幅率を制
    御するためのアナログ電圧を出力するD/Aコンバータ
    と、前記画像信号のディジタル値が一定値になるように
    前記D/Aコンバータを介して前記入力アンプの増幅率
    を制御するCPUとを備えたことを特徴とするビデオバ
    ッファ装置。
JP16074788A 1988-06-30 1988-06-30 ビデオバッファ装置 Pending JPH0212422A (ja)

Priority Applications (1)

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JP16074788A JPH0212422A (ja) 1988-06-30 1988-06-30 ビデオバッファ装置

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JP16074788A JPH0212422A (ja) 1988-06-30 1988-06-30 ビデオバッファ装置

Publications (1)

Publication Number Publication Date
JPH0212422A true JPH0212422A (ja) 1990-01-17

Family

ID=15721584

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16074788A Pending JPH0212422A (ja) 1988-06-30 1988-06-30 ビデオバッファ装置

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JP (1) JPH0212422A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440298A (en) * 1992-04-20 1995-08-08 Nec Corporation Paging receiver having data rate detector for continuing address receiving mode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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