JPH0212315A - タイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はプロセッサの制御により情報処理を行う情報処
理装置等におけるタイマ回路に関するものである。

（従来の技術） この種の従来のタイマ回路を持つ情報処理装置のブロッ
ク図を第４図に示す。同図に示すように、情報処理装置
は、プロセッサ４１、業務プログラム（アプリケーショ
ンプログラム）等を格納する磁気ディスク装置等のディ
スク装置４２、マイクロプログラム等を格納するＲＯＭ
４：１　、実行時に業務プログラムやデータ等を格納す
るＲＡＭ４４　、及びタイマ回路４５２を備える。タイ
マ回路４５は、計数用のレジスタ４５１、レジスタ４５
１に対して減算により計数を行うタイマコントローラ４
５２、タイマコントローラ４５２に計数のタイミングを
与えるクロックを基準クロック（プロセッサ内部クロッ
ク）ＣＬにの分周により作成するクロック作成回路４５
３、及びレジスタ４５１が０”か否かを判定することに
よりオーバーフローを検出する判定回路４５４から構成
される。ここでは、プロセッサ４１とタイマ回路４５が
単一のプロセッサＬＳＩとして形成される。

次に動作を説明する。

プロセッサ４１はディスク装置４２に格納される業務プ
ログラムをＲＡＭ４４に格納した後に当該プログラムの
実行中にそのプログラム内にタイマの起動命令があると
、レジスタ４５１に初期値（設定値）をセットすると共
に、タイマコントローラ４５２に計数開始指示を与える
。この指示をタイマコントローラ４５２が受は取ると、
タイマコントローラ４５２はクロック作成回路４５３か
らのクロック（ＣＬＫ）毎にレジスタ４５１の値を１づ
つ減算することにより計数を行う。この結果、レジスタ
４５１の値が“０”になり、オーバーフローを検出する
と、判定回路４５４はその旨をプロセッサ４１に通知す
る。この結果、プロセッサ４１は設定値に対応した時間
が経過したことを知る。

（発明が解決しようとする課題） しかしながら、前記構成のタイマ回路４５では、次のよ
うな問題点がある。

タイマ回路４５をフリップフロップにより作成すると大
量の素子を使用せねばならない。そのためタイマ回路４
５をプロセッサＬＳＩ４０内に組み込んだ場合、タイマ
回路４５はＬＳＩ内で大きな面積を占有し、他の論理回
路に使用する面積を縮小せねばならなかった。またプロ
セッサＬＳＩの外部にタイマ回路４５を専用ＬＳＩとし
て設け、これをプロセッサ４１に接続すると、装置のコ
ストが高くなると同時にこれらを基板に実装したとき基
板上でＬＳＩの占有する面積が大きくなり、他の部品に
使用する面積を縮小せねばならなかった。

本発明は以上述べた問題点を解決し、従来技術より少な
い素子で従来のタイマ回路と同等の機能を実現すること
が可能なタイマ回路を提供することを目的とする。

（課題を解決するための手段） 本発明は前記問題点を解決するために、プロセッサの制
御に基づき処理を行う装置におけるタイマ回路において
、第１の設定値に対応した周期で割込信号を発生する発
生手段を設け、前記プロセッサは発生手段からの割込信
号毎にマイクロプログラムにより所定の内部レジスタを
用いて計数を行うと共に、当該計数結果が第２の設定値
まで計数したことを示すか否かを判定するものである。

（作用） 本発明の技術的手段は次のように作用する。プロセッサ
は、例えば、発生手段（例えば後述するクロック作成回
路）に第１の設定値、内部レジスタ（汎用レジスタ）に
第２の設定値を設定するように働く。この結果、発生手
段は第１の設定値に対応した周期で割込信号を発生する
ように働く。

次にプロセッサは発生手段からの割込信号毎にマイクロ
プログラムの割込処理ルーチンを起動し、例えば内部レ
ジスタの第２の設定値を１づつ減算することにより計数
を行うと共に、計数結果、即ち内部レジスタの値が第２
の設定値まで計数したことを示すか否かの判定を行うタ
イマ処理をするように働く。このようにして、内部レジ
スタの値が０”になると、プロセッサは第２の設定値に
対応した時間だけ経通したことを知る。このように、プ
ロセッサがマイクロプログラムの割込処理としてタイマ
処理をするように構成したので、前記従来技術の問題点
を解決できるのである。

（実施例） 第１図は本発明の一実施例を示す構成図であって、情報
処理装置のブロック図のうちタイマ回路に関連する部分
を示すものである。同図の情報処理装置は、プロセッサ
１１．ディスク装置１２゜ｎ０Ｍ１３．ＲＡＭ１４．及
びクロック作成回路１５を備える。

プロセッサ１１は演算部１１ａ及び汎用レジスタｔｉｂ
を備える。演算部１１ａはタイマ処理制御部１１ｃ及び
タイマ処理部ｌｉｄを備える。タイマ処理制御部１１ｃ
はディスク装置１２に格納された業務プログラムをＲＡ
Ｍ１４に読込んで実行することにより得られる機能のう
ち、汎用レジスタ１１のうちタイマ用に割付けられたレ
ジスタＧ「に対する初期値の設定及びタイマ処理の起動
、終了等のタイマ処理に関連する処理機能を持つ。タイ
マ処理部ｔｔｄは、１１０ＭＩ：ｌに格納されるマイク
ロプログラムを実行することにより得られる機能のうち
、レジスタＧｒ及びクロック作成回路１５を制御してタ
イマ処理を行う機能を持つ。このタイマ処理部１１ａは
、クロック作成部１５に対する初期値の設定及び起動／
停止の制御を行う起動制御部１１１、クロック作成回路
ｌ５からのオーバーフロー割込信号毎にレジスタＧｒに
対して計数処理を行う計数部１１２、及びレジスタＧｒ
のオーバーフローを判定する判定部を備える。クロック
作成回路１５は、レジスタ１５１．カウンタ１５２１判
定回路１５３及びタイマコントローラ１５４を備える。

レジスタ１５１はタイマ処理部ｌｉｄに対してオーバー
フロー割込信号を発生する周期を定める設定値ＴＩ　（
ＳＡ）保持するレジスタである。カウンタ１５２は基準
クロック（プロセッサ内部クロック）　ＣＬに毎にレジ
スタ１５１によりセットされる値Ｔ２　（ＳＢ）を１づ
つ減少させる回路である。判定回路１５３はカウンタ１
５２が“０”になった時それを検出しオーバーフロー割
込信号ＳＣをオン（ＯＮ）にして−タイマ処理部ｌｉｄ
即ちマイクロプログラムへ割込みをかける回路である。

タイマコントローラ１５４はタイマ処理部１１ｃからの
指示に基づいて判定回路１５４にリセット信号ＳＤを送
出したりカウンタ１５２に対し起動・停止の指示（ＳＥ
）を出す回路である。

第２図及び第３図は本実施例の動作を示すタイムチャー
ト、フローチャートである。

次に本実施例の動作を第２図及び第３図を参！１０して
説明する。ここで、セットするタイマ時間をＮｌＸＮ２
ＸＴ　、！：する。先ず、演算部ＩＩのタイマ処理制御
部１１ｃにより汎用レジスタｌｌｂのレジスタＧ「にＮ
、−１をセットし、タイマ起動命令をタイマ処理部ｌｉ
ｄの起動制御部ｉｔｔに出す（ｓｌ、ｓ２）。その後演
算部１１はタイマ割込マスクを開いて他の処理（業務プ
ログラムの処理）を続行する（ｓ３）。タイマ起動命令
が発せられると、タイマ処理部ｌｉｄはタイマサブルー
チンを起動することにより、まず起動制御部１１１より
ＴＩとして設定値Ｎ２−１をレジスタ１５１にセットす
る（Ｓ５）　（第２図のタイマ処理部ｌｉｄの動作タイ
ミングのタイミング２１）。次に起動制御部１■は、タ
イマコントローラ１５４を介して判定回路１５３にリセ
ット信号を送出することにより、オーバーフロー割込信
号ＳＣをオフ（ＯＦＦ）にする（ＳＢ）、これと同時に
起動制御部Ｉｌｌはタイマコントローラ１５４に対しカ
ウント動作開始指示を出す。その後演算部１１ａはオー
バーフロー割込マスクを開いて他の処理（マイクロプロ
グラムのメインルーチンの処理）を続行する（ｓｌ）。

カウント動作開始指示に基づきタイマコントローラ１５
４がカウンタ１５２に動作開始指示ＳＥを出すと、カウ
ンタ１５２はレジスタ１５１の値を代入し、その後プロ
セッサ内部クロックＣＬにが発せられる毎に値を１づつ
減少させる。カウンタ１５２の値が０”となると判定回
路１３がオーバーフローを検出し、オーバーフロー割込
信号ＳＣをオン（ＯＮ）ｔ、てタイマ処理部ｌｉｄに送
る。このとき、カウンタ１５２はレジスタ１５１の値を
四び代入した後、計数動作を繰り返す。

演算部１１のタイマ処理部ｌｌｄはオーバーフロー割込
信号ＳＣを受は取ると、オーバーフロー割込サブルーチ
ンを起動することにより、まず、起動制御部Ｉ１１によ
りタイマコントローラ１５４を介してリセット信号ＳＤ
を判定回路１５３に送出してオーバーフロー割込信号を
オフ（ＯＦＦ）　Ｌ／、次に計数部１１２によりレジス
タＧｒの値を“１”減少させる（ＳＢ。

Ｓ９）。更に判定部１１１によりレジスタＧｒの値が“
０”か否かを判定する（Ｓ１０）。この判定の結果、“
０”でなければメインルーチンに戻り、タイマ処理部ｌ
ｉｄはオーバーフロー割込信号ｓｃを待つ。なお、マイ
クロプログラムのメインルーチンには業務プログラムの
ＳＢのステップ以降の処理命令が含まれる。

このようにして、タイマ処理部１１ｄはオーバーフロー
割込信号ＳＣ（オン）を受は取る毎にオーバーフロー割
込信号ＳＣをオフし、レジスタＧｒを“ビづつ減少させ
、オーバーフローの判定を行う。この判定の結果、レジ
スタＧｒの値が“０”になると、判定部１１３はその旨
を起動制御部１１１へ通知する。この通知により、起動
制御部１１１はタイマ処理制御部１１ｃによってセット
されたタイマ時間が終了したと判断する。この結果、タ
イマ処理部ｌｉｄはタイマ割込サブルーチンを起動する
ことにより次の処理を行う。即ち、起動制御部Ｉｌｌに
より、先ず、タイマコントローラ１５４に対しカウンタ
動作停止指示を出す（第２図のタイマ処理部ｌｉｄのタ
イミング２２）ことにより、カウンタ１５２を停止させ
る。これと同時にタイマコントローラ１５１を介して判
定回路１３にリセット信号ＳＤを送出することによりオ
ーバーフロー割込信号ＳＣをオフとする。次に、タイマ
処理制御部１ｔｃに対しタイマ割込信号を送出した後メ
インルーチンへ戻る（５１２）。タイマ割込信号を受け
ることにより、タイマ処理制御部１１ｃはセットしたタ
イマ時間が経過したことを知ることができる（Ｓｔコ）
。

以上のように本実施例によれば、クロック作成回路１５
から設定値に対応した周期で発生されるオーバーフロー
割込信号毎にプロセッサのマイクロプログラムがレジス
タＧ「による計数処理とオーバーフローの判定を行うタ
イマ処理を行うように構成することにより、タイマ回路
に使用する素子数を減少させたのでプロセッサＬＳＩｌ
０内でタイマ回路の占める面積が小さくなり、他の論理
回路に使用する面積を広くすることができる。また、そ
のためにプロセッサＬＳＩ設計時の素子の配置・配線作
業か短縮され、プロセッサＬＳＩの価格を安価にするこ
とができる。

以上の実施例では減算による計数処理を行う説明をした
が、加算による計数処理を行うようにしてもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、プロセッ
サのマイクロプログラムが所定周期で発生する割込信号
毎に割込処理として計数処理と計数結果の判定とを行う
タイマ処理を行うように構成することにより、タイマ処
理以外の処理と共用するプロセッサの他に割込信号を発
生する発生手段を設けるだけでよいので、これらを単一
のＬＳＩにしたとき、ＬＳＩ内を効率よく使用すること
ができると共に、ＬＳＩの低価格化を図ることができる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すタイマ回路の構成図、
第２図及び第３図は本実施例の動作を示すタイムチャー
ト、フローチャート、第４図は従来のタイマ回路を持つ
情報処理装置のブロック図である。 １０・・・プロセッサＬＳＩ　、　１１・・・プロセッ
サ、１１ａ・・・演算部、　　　　　ｌｌｂ・・・汎用
レジスタ、１１ｃ・・・タイマ処理制御部、 ｌｉｄ・・・タイマ処理部、　１２・・・ディスク装置
、３・・・ＲＯＭ、　　　　　　　　１４・・・ＲＡＭ
。 ５・・・クロック作成回路、 １１・・・起動制御部、　　１１２・・・計数部、１３
・・・判定部、　　　　　１５１・・・レジスタ、５２
・・・カウンタ、　　　　１５３・・・判定回路、５４
・・・タイマコントローラ。 ／４０；フ’ａｗツデＬＳＩ

Claims (1)

1. 【特許請求の範囲】 プロセッサの制御に基づき処理を行う装置におけるタイ
   マ回路において、 第１の設定値に対応した周期で割込信号を発生する発生
   手段を設け、 前記プロセッサは発生手段からの割込信号毎にマイクロ
   プログラムにより所定の内部レジスタを用いて計数を行
   うと共に、当該計数結果が第２の設定値まで計数したこ
   とを示すか否かをマイクロプログラムにより判定するこ
   とを特徴とするタイマ回路。