JPH02122673A - 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 - Google Patents
薄膜ｅ↑２ｐｒｏｍおよびその製造方法Info
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- JPH02122673A JPH02122673A JP63274444A JP27444488A JPH02122673A JP H02122673 A JPH02122673 A JP H02122673A JP 63274444 A JP63274444 A JP 63274444A JP 27444488 A JP27444488 A JP 27444488A JP H02122673 A JPH02122673 A JP H02122673A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は薄膜Ｅ２ ＦＲＯＭおよびその製造方法に関す
るものである。
るものである。
最近、Ｅ２ ＦＲＯＭとして、メモリ用トランジスタと
このメモリ用トランジスタを選択する選択用トランジス
タとを薄膜トランジスタで構成した薄１１ＡＥ２ＰＲＯ
Ｍが考えられている。
このメモリ用トランジスタを選択する選択用トランジス
タとを薄膜トランジスタで構成した薄１１ＡＥ２ＰＲＯ
Ｍが考えられている。
第３図は従来の薄膜Ｅ２ ＦＲＯＭを示したもので、こ
の薄膜Ｅ２ ＦＲＯＭは、ガラス等からなる絶縁基板１
の上に、メモリ用薄膜トランジスタＴＩと選択用薄膜ト
ランジスタＴ２とを形成した構成となっている。なお、
薄膜トランジスタには、スタガー型、逆スタガー型、コ
ブラナー型、逆スタガ−型のものがあるが、第３図では
メモリ用および選択用薄膜トランジスタＴＩ Ｔ２を
逆スタガー型薄膜トランジスタとした薄膜Ｅ２ ＰＲＯ
Ｍを示している。この薄膜Ｅ２ ＦＲＯＭは、基板１上
にまずメモリ用薄膜トランジスタＴｌを形成し、次いで
この基板１上に選択用薄膜トランジスタＴ２を形成する
方法で製造されたもので、メモリ用薄膜トランジスタＴ
１は、基板１上に形成されたゲート電極Ｇｌと、このゲ
ート電極Ｃ１の上に基板全面にわたって形成されたヒス
テリシス性をもつＳｉＮからなるゲート絶縁膜２と、こ
のゲート絶縁膜２の上に前記ゲート電極Ｇｌに対向させ
て形成された１−ａ−８１半導体層３と、この半導体層
３の上にｎ◆−ａ−３ｔ コンタクト層４を介して形成
されたソース６ ドレイン電極Ｓ１．Ｄｌ とからなっ
ている。
の薄膜Ｅ２ ＦＲＯＭは、ガラス等からなる絶縁基板１
の上に、メモリ用薄膜トランジスタＴＩと選択用薄膜ト
ランジスタＴ２とを形成した構成となっている。なお、
薄膜トランジスタには、スタガー型、逆スタガー型、コ
ブラナー型、逆スタガ−型のものがあるが、第３図では
メモリ用および選択用薄膜トランジスタＴＩ Ｔ２を
逆スタガー型薄膜トランジスタとした薄膜Ｅ２ ＰＲＯ
Ｍを示している。この薄膜Ｅ２ ＦＲＯＭは、基板１上
にまずメモリ用薄膜トランジスタＴｌを形成し、次いで
この基板１上に選択用薄膜トランジスタＴ２を形成する
方法で製造されたもので、メモリ用薄膜トランジスタＴ
１は、基板１上に形成されたゲート電極Ｇｌと、このゲ
ート電極Ｃ１の上に基板全面にわたって形成されたヒス
テリシス性をもつＳｉＮからなるゲート絶縁膜２と、こ
のゲート絶縁膜２の上に前記ゲート電極Ｇｌに対向させ
て形成された１−ａ−８１半導体層３と、この半導体層
３の上にｎ◆−ａ−３ｔ コンタクト層４を介して形成
されたソース６ ドレイン電極Ｓ１．Ｄｌ とからなっ
ている。
また、選択用薄膜トランジスタＴ２は、前記メモリ用薄
膜トランジスタＴｌのゲート絶縁膜２上に形成されたゲ
ート電極Ｇ２と、このゲート電極Ｇ２の上に基板全面に
わたって形成されたヒステリシス性の無いＳｉＮからな
るゲート絶縁膜５と、このゲート絶縁膜５の上に前記ゲ
ート電極Ｇ２に対向させて形成された１−ａ−Ｓ１半導
体層６と、この半導体層６の上にｎ”−ａ−Ｓｌコンタ
クト層７を介して形成されたソース、ドレイン電極Ｓ２
．Ｄ２とからなっており、この選択用薄膜トランジスタ
Ｔ２のソース電極Ｓ２はメモリ用薄膜トランジスタＴ１
のドレイン電極Ｄｌに接続配線８を介して接続、されて
いる。なお、メモリ用薄膜トランジスタＴＩのチャンネ
ル部はＳｉＮからなる保護膜９で覆われており、また選
択用薄膜トランジスタＴ２のゲート絶縁膜５は、メモリ
用薄膜トランジスタＴＩ上に重なる部分をエツチング除
去した形状とされている。１０はメモリ用薄膜トランジ
スタＴｌおよび選択用薄膜トランジスタＴ２を覆うＳｉ
Ｎからなる上部保護膜である。
膜トランジスタＴｌのゲート絶縁膜２上に形成されたゲ
ート電極Ｇ２と、このゲート電極Ｇ２の上に基板全面に
わたって形成されたヒステリシス性の無いＳｉＮからな
るゲート絶縁膜５と、このゲート絶縁膜５の上に前記ゲ
ート電極Ｇ２に対向させて形成された１−ａ−Ｓ１半導
体層６と、この半導体層６の上にｎ”−ａ−Ｓｌコンタ
クト層７を介して形成されたソース、ドレイン電極Ｓ２
．Ｄ２とからなっており、この選択用薄膜トランジスタ
Ｔ２のソース電極Ｓ２はメモリ用薄膜トランジスタＴ１
のドレイン電極Ｄｌに接続配線８を介して接続、されて
いる。なお、メモリ用薄膜トランジスタＴＩのチャンネ
ル部はＳｉＮからなる保護膜９で覆われており、また選
択用薄膜トランジスタＴ２のゲート絶縁膜５は、メモリ
用薄膜トランジスタＴＩ上に重なる部分をエツチング除
去した形状とされている。１０はメモリ用薄膜トランジ
スタＴｌおよび選択用薄膜トランジスタＴ２を覆うＳｉ
Ｎからなる上部保護膜である。
しかしながら、上記従来の薄膜Ｅ２ＰＲＯＭは、メモリ
用薄Ｊ摸トランジスタＴＩと・選択用薄膜トランジスタ
Ｔ２とを別工程で形成したものであるため、この薄膜Ｅ
２ ＦＲＯＭはその製造に多くの工程数を要するという
問題をもっていた。
用薄Ｊ摸トランジスタＴＩと・選択用薄膜トランジスタ
Ｔ２とを別工程で形成したものであるため、この薄膜Ｅ
２ ＦＲＯＭはその製造に多くの工程数を要するという
問題をもっていた。
このようにメモリ用薄膜トランジスタＴＩと選択用薄膜
トランジスタＴ２とを別工程で形成しているのは、メモ
リ用薄膜トランジスタＴＩのゲート絶縁膜２はメモリ効
果をもたせるためにヒステリシス性を有するものとする
必要があり、選択用薄膜トランジスタＴ２のゲート絶縁
膜５はヒステリシス性の無いものとする必要があるため
である。
トランジスタＴ２とを別工程で形成しているのは、メモ
リ用薄膜トランジスタＴＩのゲート絶縁膜２はメモリ効
果をもたせるためにヒステリシス性を有するものとする
必要があり、選択用薄膜トランジスタＴ２のゲート絶縁
膜５はヒステリシス性の無いものとする必要があるため
である。
このため、従来は、基板１上にまずメモリ用薄膜トラン
ジスタＴＩを形成し、この後選択用薄膜トランジスタＴ
２を形成しているが、このようにメモリ用薄膜トランジ
スタＴ１と選択用薄膜トランジスタＴ２とを別工程で形
成するのでは、ゲート電極となる金属膜の膜付けとその
パターニング、ゲート絶縁膜となるＳｉＮ膜の膜付け、
半導体層およびコンタクト層となるｔ−ａ−Ｓｌ膜およ
びｎ”−ａ−Ｓｌ膜の膜付けとそのパターニング、ソー
ス、ドレイン電極となる金属膜の膜付けとそのパターニ
ングおよびチャンネル部のコンタクト層の除去を行なっ
てメモリ用薄膜トランジスタＴＩを形成し、さらに上記
工程を繰返して選択用薄膜トランジスタＴ２を形成しな
ければならないから、上記従来の薄膜Ｅ２ ＦＲＯＭは
その製造に多くの工程数を要していた。また、この薄膜
Ｅ２ＰＲＯＭでは、選択用薄膜トランジスタＴ２をメモ
リ用薄膜トランジスタＴＩのゲート絶縁膜２上に形成し
ているため、選択用薄膜トランジスタＴ２がメモリ用薄
膜トランジスタＴＩよりも上方に突出して、Ｅ２ ＰＲ
ＯＭ全体の厚さが厚くなってしまうという問題ももって
いた。
ジスタＴＩを形成し、この後選択用薄膜トランジスタＴ
２を形成しているが、このようにメモリ用薄膜トランジ
スタＴ１と選択用薄膜トランジスタＴ２とを別工程で形
成するのでは、ゲート電極となる金属膜の膜付けとその
パターニング、ゲート絶縁膜となるＳｉＮ膜の膜付け、
半導体層およびコンタクト層となるｔ−ａ−Ｓｌ膜およ
びｎ”−ａ−Ｓｌ膜の膜付けとそのパターニング、ソー
ス、ドレイン電極となる金属膜の膜付けとそのパターニ
ングおよびチャンネル部のコンタクト層の除去を行なっ
てメモリ用薄膜トランジスタＴＩを形成し、さらに上記
工程を繰返して選択用薄膜トランジスタＴ２を形成しな
ければならないから、上記従来の薄膜Ｅ２ ＦＲＯＭは
その製造に多くの工程数を要していた。また、この薄膜
Ｅ２ＰＲＯＭでは、選択用薄膜トランジスタＴ２をメモ
リ用薄膜トランジスタＴＩのゲート絶縁膜２上に形成し
ているため、選択用薄膜トランジスタＴ２がメモリ用薄
膜トランジスタＴＩよりも上方に突出して、Ｅ２ ＰＲ
ＯＭ全体の厚さが厚くなってしまうという問題ももって
いた。
本発明は上記のような実情にかんがみてなされたもので
あって、その［１的とするところは、少ない工程数で能
率よく製造できるとともに、全体の厚さも簿くすること
ができる薄膜Ｅ２ ＦＲＯＭおよびその製造方法を提供
することにある。
あって、その［１的とするところは、少ない工程数で能
率よく製造できるとともに、全体の厚さも簿くすること
ができる薄膜Ｅ２ ＦＲＯＭおよびその製造方法を提供
することにある。
〔３題を解決するための手段〕
本発明の薄膜Ｅ２ ＦＲＯＭは、上記目的を達成するた
めに、メモリ用薄膜トランジスタと選べ用薄膜トランジ
スタのゲート絶縁膜を共通の絶縁膜とし、かつこのゲー
ト絶縁膜はヒステリシス性をもつＳｉＮ膜で形成すると
ともに、このＳｉＮＭの前記メモリ用薄膜トランジスタ
部分を除く領域を、ヒステリシス性を無くした非ヒステ
リシス性部としたものである。
めに、メモリ用薄膜トランジスタと選べ用薄膜トランジ
スタのゲート絶縁膜を共通の絶縁膜とし、かつこのゲー
ト絶縁膜はヒステリシス性をもつＳｉＮ膜で形成すると
ともに、このＳｉＮＭの前記メモリ用薄膜トランジスタ
部分を除く領域を、ヒステリシス性を無くした非ヒステ
リシス性部としたものである。
また本発明の薄膜Ｅ２ ＦＲＯＭの製造方法は、メモリ
用薄膜トランジスタと選択用薄膜トランジスタのゲート
７［ｉ極を同時に形成する工程と、前記メモリ用薄膜ト
ランジスタと前記選択用薄膜トランジスタの形成領域に
わたってヒステリシス性をもつＳｉＮ膜からなる共通の
ゲート絶縁膜を形成する工程と、このゲート絶縁膜のメ
モリ用薄膜トランジスタ部分を除く領域のヒステリシス
性を無くして非ヒステリシス性部とする工程と、前記メ
モリ用薄膜トランジスタと前記選択用薄膜トランジスタ
の半導体層を同時に形成する工程と、前記メモリ用薄膜
トランジスタと前記選択用薄膜トランジスタのソース、
ドレイン電極を同時に形成する工程とからなるものであ
る。
用薄膜トランジスタと選択用薄膜トランジスタのゲート
７［ｉ極を同時に形成する工程と、前記メモリ用薄膜ト
ランジスタと前記選択用薄膜トランジスタの形成領域に
わたってヒステリシス性をもつＳｉＮ膜からなる共通の
ゲート絶縁膜を形成する工程と、このゲート絶縁膜のメ
モリ用薄膜トランジスタ部分を除く領域のヒステリシス
性を無くして非ヒステリシス性部とする工程と、前記メ
モリ用薄膜トランジスタと前記選択用薄膜トランジスタ
の半導体層を同時に形成する工程と、前記メモリ用薄膜
トランジスタと前記選択用薄膜トランジスタのソース、
ドレイン電極を同時に形成する工程とからなるものであ
る。
（作用）
すなわち、本発明の薄膜Ｅ２ ＦＲＯＭは、メモリ用薄
膜トランジスタと選択用薄膜トランジスタのゲート絶縁
膜を同じ絶縁膜で兼用したものであり、このようにメモ
リ用薄膜トランジスタと選択用薄膜トランジスタのゲー
ト絶縁膜を共通の絶縁膜としても、このゲート絶縁膜を
ヒステリシス性をもつＳｉＮ膜で形成するとともに、こ
のＳｉＮ膜のメモリ用薄膜トランジスタ部分を除く領域
を酸化または窒化によりヒステリシス性を無くした非ヒ
ステリシス性部とすれば、メモリ用薄膜トランジスタ部
分のゲート絶縁膜はヒステリシス性をもち、選択用薄膜
トランジスタ部分のゲート絶縁膜はヒステリシス性をも
たないから、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとにそれぞれ所期の機能をもたせることがで
きる。そして、この薄膜Ｅ２ ＦＲＯＭでは、メモリ用
薄膜トランジスタと選択用薄膜トランジスタのゲート絶
縁膜を共通の絶縁膜としているから、メモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとを同時に形成する
ことが可能であり、したがってこの薄膜Ｅ２ ＰＲＯＭ
は少ない工程数で能率よく製造できるし、またヒステリ
シス性の無いゲート絶縁膜とシステリシス性をもつゲー
ト絶縁膜とを２層に形成している従来の薄膜Ｅ２ ＰＲ
ＯＭに比べて全体の厚さも薄くすることができる。
膜トランジスタと選択用薄膜トランジスタのゲート絶縁
膜を同じ絶縁膜で兼用したものであり、このようにメモ
リ用薄膜トランジスタと選択用薄膜トランジスタのゲー
ト絶縁膜を共通の絶縁膜としても、このゲート絶縁膜を
ヒステリシス性をもつＳｉＮ膜で形成するとともに、こ
のＳｉＮ膜のメモリ用薄膜トランジスタ部分を除く領域
を酸化または窒化によりヒステリシス性を無くした非ヒ
ステリシス性部とすれば、メモリ用薄膜トランジスタ部
分のゲート絶縁膜はヒステリシス性をもち、選択用薄膜
トランジスタ部分のゲート絶縁膜はヒステリシス性をも
たないから、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとにそれぞれ所期の機能をもたせることがで
きる。そして、この薄膜Ｅ２ ＦＲＯＭでは、メモリ用
薄膜トランジスタと選択用薄膜トランジスタのゲート絶
縁膜を共通の絶縁膜としているから、メモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとを同時に形成する
ことが可能であり、したがってこの薄膜Ｅ２ ＰＲＯＭ
は少ない工程数で能率よく製造できるし、またヒステリ
シス性の無いゲート絶縁膜とシステリシス性をもつゲー
ト絶縁膜とを２層に形成している従来の薄膜Ｅ２ ＰＲ
ＯＭに比べて全体の厚さも薄くすることができる。
また、本発明の薄膜Ｅ２ ＦＲＯＭの製造方法はメモリ
用薄膜トランジスタと選択用薄膜トランジスタのゲート
絶縁膜を、前記メモリ用薄膜トランジスタと前記選択用
薄膜トランジスタの形成領域にわたってヒステリシス性
をもつＳｉＮＭからなる共通のゲート絶縁膜を形成して
このゲート絶縁膜のメモリ用薄膜トランジスタ部分を除
く領域のヒステリシス性を無くして非ヒステリシス性部
とする工程で形成するとともに、前記メモリ用薄膜トラ
ンジスタと前記選択用薄膜トランジスタのゲト電極、半
導体層、ソース、ドレイン電極をそれぞれ同時に形成す
るものであるから、メモリ用薄膜トランジスタと選択用
薄膜トランジスタとを同時に形成することができる。
用薄膜トランジスタと選択用薄膜トランジスタのゲート
絶縁膜を、前記メモリ用薄膜トランジスタと前記選択用
薄膜トランジスタの形成領域にわたってヒステリシス性
をもつＳｉＮＭからなる共通のゲート絶縁膜を形成して
このゲート絶縁膜のメモリ用薄膜トランジスタ部分を除
く領域のヒステリシス性を無くして非ヒステリシス性部
とする工程で形成するとともに、前記メモリ用薄膜トラ
ンジスタと前記選択用薄膜トランジスタのゲト電極、半
導体層、ソース、ドレイン電極をそれぞれ同時に形成す
るものであるから、メモリ用薄膜トランジスタと選択用
薄膜トランジスタとを同時に形成することができる。
以下、本発明の一実施例を第１図および第２図を参照し
て説明する。
て説明する。
第１図において、１１はガラス等からなる絶縁基板、Ｔ
ｌおよびＴ２は絶縁基板１１上に形成されたメモリ用お
よび選択用の薄膜トランジスタであり、このメモリ用薄
膜トランジスタＴｌと選択用薄膜トランジスタＴ２はそ
れぞれ逆スタガー型のものとされている。この薄膜Ｅ２
ＦＲＯＭは、絶縁基板１１上にメモリ用および選択用
薄膜トランジスタＴＩ、Ｔ２のゲート電極（１；１．Ｇ
２を形成し、その上にゲート絶ａ膜１２を基板全面にわ
たって形成するとともに、このゲート絶縁１１１１２の
上に上記各ゲート電極Ｇｌ、Ｇ２にそれぞれ対向さ辻て
１−ａ−３ｔ半導体層１３．１３を形成し、この各半導
体層１３．１３の上にそれぞれ、ｎ”−ａ−Ｓｌ コン
タクト層１４．１４を介してソース、ドレイン電極Ｓｌ
、ＤＩおよびＳ２゜Ｄ２を形成したもので、メモリ用薄
膜トランジスタＴ１のドレイン電極ＤＩは、選択用薄膜
トランジスタＴ２のソース電極Ｓ２と接続配線１５を介
して接続されており、またメモリ用薄膜トランジスタＴ
Ｉおよび選択用薄膜トランジスタＴ２はヒステリシス性
の無いＳｉＮからなる保護膜１６によって覆われている
。
ｌおよびＴ２は絶縁基板１１上に形成されたメモリ用お
よび選択用の薄膜トランジスタであり、このメモリ用薄
膜トランジスタＴｌと選択用薄膜トランジスタＴ２はそ
れぞれ逆スタガー型のものとされている。この薄膜Ｅ２
ＦＲＯＭは、絶縁基板１１上にメモリ用および選択用
薄膜トランジスタＴＩ、Ｔ２のゲート電極（１；１．Ｇ
２を形成し、その上にゲート絶ａ膜１２を基板全面にわ
たって形成するとともに、このゲート絶縁１１１１２の
上に上記各ゲート電極Ｇｌ、Ｇ２にそれぞれ対向さ辻て
１−ａ−３ｔ半導体層１３．１３を形成し、この各半導
体層１３．１３の上にそれぞれ、ｎ”−ａ−Ｓｌ コン
タクト層１４．１４を介してソース、ドレイン電極Ｓｌ
、ＤＩおよびＳ２゜Ｄ２を形成したもので、メモリ用薄
膜トランジスタＴ１のドレイン電極ＤＩは、選択用薄膜
トランジスタＴ２のソース電極Ｓ２と接続配線１５を介
して接続されており、またメモリ用薄膜トランジスタＴ
Ｉおよび選択用薄膜トランジスタＴ２はヒステリシス性
の無いＳｉＮからなる保護膜１６によって覆われている
。
また、前記ゲート絶縁膜１２は、メモリ用薄膜トランジ
スタＴＩのゲート絶縁膜と選択用薄膜トランジスタのゲ
ート絶縁膜とを兼ねる共通の絶縁膜とされており、この
ゲート絶縁膜１２は、ヒステリシス性をもつＳｉＮ膜つ
まり、シリコン原子Ｓｌと窒素原子Ｎの組成比（Ｓｌ／
Ｎ）を化学量論比（０，７５）よりも大きな値（Ｓｌ／
Ｎ−０，８５〜１．１）にしたＳｉＮ膜で形成され、ま
たこのＳｉＮ膜のメモリ用薄膜トランジスタＴ１部分を
除く領域は、酸化または窒化によりＳｉ／Ｎの値を化学
ｍ論比（Ｓｌ ／Ｎ−０，７５）とほぼ同じ値に小さく
してヒステリシス性を無くした、非ヒステリシス性部１
２ａとされている。
スタＴＩのゲート絶縁膜と選択用薄膜トランジスタのゲ
ート絶縁膜とを兼ねる共通の絶縁膜とされており、この
ゲート絶縁膜１２は、ヒステリシス性をもつＳｉＮ膜つ
まり、シリコン原子Ｓｌと窒素原子Ｎの組成比（Ｓｌ／
Ｎ）を化学量論比（０，７５）よりも大きな値（Ｓｌ／
Ｎ−０，８５〜１．１）にしたＳｉＮ膜で形成され、ま
たこのＳｉＮ膜のメモリ用薄膜トランジスタＴ１部分を
除く領域は、酸化または窒化によりＳｉ／Ｎの値を化学
ｍ論比（Ｓｌ ／Ｎ−０，７５）とほぼ同じ値に小さく
してヒステリシス性を無くした、非ヒステリシス性部１
２ａとされている。
すなわち、この薄膜２２ ＦＲＯＭは、メモリ用薄膜ト
ランジスタＴＩと選択用薄膜トランジスタＴ２のゲート
絶縁膜を同じ絶ＲＭ１２で兼用したものであり、このよ
うにメモリ用薄膜トランジスタＴｌと選択用薄膜トラン
ジスタＴ２のゲート絶縁膜を共通の絶縁膜としても、こ
のゲート絶縁膜１２をヒステリシス性をもつＳｉＮ膜で
形成するとともに、この５ＩＮＩＩＫのメモリ用薄膜ト
ランジス２１１部分を除く領域を酸化または窒化により
ヒステリシス性を無くした非ヒステリシス性部とすれば
、メモリ用薄膜トランジス２１１部分のゲート絶縁膜は
ヒステリシス性をもち、選択用薄膜トランジスタ１２部
分のゲート絶縁膜はヒステリシス性をもたないから、メ
モリ用薄膜トランジスタＴＩと選択用薄膜トランジスタ
Ｔ２とにそれぞれ所期の機能をもたせることができる。
ランジスタＴＩと選択用薄膜トランジスタＴ２のゲート
絶縁膜を同じ絶ＲＭ１２で兼用したものであり、このよ
うにメモリ用薄膜トランジスタＴｌと選択用薄膜トラン
ジスタＴ２のゲート絶縁膜を共通の絶縁膜としても、こ
のゲート絶縁膜１２をヒステリシス性をもつＳｉＮ膜で
形成するとともに、この５ＩＮＩＩＫのメモリ用薄膜ト
ランジス２１１部分を除く領域を酸化または窒化により
ヒステリシス性を無くした非ヒステリシス性部とすれば
、メモリ用薄膜トランジス２１１部分のゲート絶縁膜は
ヒステリシス性をもち、選択用薄膜トランジスタ１２部
分のゲート絶縁膜はヒステリシス性をもたないから、メ
モリ用薄膜トランジスタＴＩと選択用薄膜トランジスタ
Ｔ２とにそれぞれ所期の機能をもたせることができる。
しかして、この薄膜Ｅ２ＰＲＯＭでは、メモリ用薄膜ト
ランジスタＴＩと選択用薄膜トランジスタＴ２のゲート
絶縁膜を共通の絶縁膜１２としているから、メモリ用薄
膜トランジスタＴＩと選択用薄膜トランジスタＴ２とを
同時に形成することができる。
ランジスタＴＩと選択用薄膜トランジスタＴ２のゲート
絶縁膜を共通の絶縁膜１２としているから、メモリ用薄
膜トランジスタＴＩと選択用薄膜トランジスタＴ２とを
同時に形成することができる。
すなわち、第２図は上記薄膜Ｅ２ＰＲＯＭの製造工程を
示したもので、この薄１１ｉＥ２ ＦＲＯＭは次のよう
な工程で製造される。
示したもので、この薄１１ｉＥ２ ＦＲＯＭは次のよう
な工程で製造される。
まず、第２図（ａ）に示すように、絶縁基板１１上に金
属膜を膜付けし、この金属膜をパターニングしてメモリ
用および選択用薄膜トランジスタＴｌ、Ｔ２のゲート電
極Ｇｌ、Ｇ２を同時に形成した後、この基板１１上にメ
モリ用および選択用薄膜トランジスタＴ１．Ｔ２の形成
領域（基板１１のほぼ全面）にわたって、プラズマＣＶ
Ｄ法によりゲート絶縁膜１２となるＳｉＮ膜を膜付けす
る。このＳｉＮ膜の膜付けは、その主成分ガスである５
ＩＨ４とＮＨ，の流量比を、形成されるＳｉＮ膜のＳｌ
／Ｈの値が０．８５〜１．１になるように選んで行なえ
ばよく、このようにして形成されたゲート絶縁膜（Ｓｔ
Ｎ膜）１２はヒステリシス性をもつ。
属膜を膜付けし、この金属膜をパターニングしてメモリ
用および選択用薄膜トランジスタＴｌ、Ｔ２のゲート電
極Ｇｌ、Ｇ２を同時に形成した後、この基板１１上にメ
モリ用および選択用薄膜トランジスタＴ１．Ｔ２の形成
領域（基板１１のほぼ全面）にわたって、プラズマＣＶ
Ｄ法によりゲート絶縁膜１２となるＳｉＮ膜を膜付けす
る。このＳｉＮ膜の膜付けは、その主成分ガスである５
ＩＨ４とＮＨ，の流量比を、形成されるＳｉＮ膜のＳｌ
／Ｈの値が０．８５〜１．１になるように選んで行なえ
ばよく、このようにして形成されたゲート絶縁膜（Ｓｔ
Ｎ膜）１２はヒステリシス性をもつ。
次に、第２図（ｂ）に示すように、このゲート絶縁膜（
ＳＩ Ｎ膜）１２のメモリ用薄膜トランジスタＴ２のゲ
ート絶縁膜となる部分４をレジストマスク１７によりマ
スキングし、このゲート絶縁膜（ＳｉＮ膜）１２の露出
部分を例えばプラズマ酸化法またはプラズマ窒化法によ
りＳｌ／Ｎの値がほぼ０．７５になるまで酸化または窒
化して、ゲート絶縁膜（ＳＩ Ｎ膜）１２のメモリ用薄
膜トランジス２１２部分を除く領域を、ヒステリシス性
を無くした非ヒステリシス性部１２ａとする。
ＳＩ Ｎ膜）１２のメモリ用薄膜トランジスタＴ２のゲ
ート絶縁膜となる部分４をレジストマスク１７によりマ
スキングし、このゲート絶縁膜（ＳｉＮ膜）１２の露出
部分を例えばプラズマ酸化法またはプラズマ窒化法によ
りＳｌ／Ｎの値がほぼ０．７５になるまで酸化または窒
化して、ゲート絶縁膜（ＳＩ Ｎ膜）１２のメモリ用薄
膜トランジス２１２部分を除く領域を、ヒステリシス性
を無くした非ヒステリシス性部１２ａとする。
次に、前記レジストマスク１７を剥離してから、に記ゲ
ート絶縁膜１２の上に、１−ａ−３ｌ膜とｎ”−ａ−Ｓ
［膜を順次膜付けし、これをパターニングしてメモリ用
および選択用薄膜トランジスタＴＩ、Ｔ２の１−ａ−８
ｌ半導体層１３．１３とｎ”−ａ−ＳＬコンタクト層１
４．１４を同時に形成するとともに、その上に、金属膜
を膜付けしてこの金属膜をパターニングすることにより
、メモリ用および選択用薄膜！・ランジスタＴｌ。
ート絶縁膜１２の上に、１−ａ−３ｌ膜とｎ”−ａ−Ｓ
［膜を順次膜付けし、これをパターニングしてメモリ用
および選択用薄膜トランジスタＴＩ、Ｔ２の１−ａ−８
ｌ半導体層１３．１３とｎ”−ａ−ＳＬコンタクト層１
４．１４を同時に形成するとともに、その上に、金属膜
を膜付けしてこの金属膜をパターニングすることにより
、メモリ用および選択用薄膜！・ランジスタＴｌ。
Ｔ２のソース、ドレイン電極Ｓｔ、ＤＩおよびＳ２．Ｄ
２を同時に形成し、さらにメモリ用および選択用薄膜ト
ランジスタＴ１．Ｔ２のコンタクト層１４．１４のうち
チャンネル部上の不要部分の除去を同時に行なって、第
２図（ｃ）に示すようにメモリ用薄膜トランジスタＴＩ
と選択用薄膜トランジスタＴ２とを同時に形成する。
２を同時に形成し、さらにメモリ用および選択用薄膜ト
ランジスタＴ１．Ｔ２のコンタクト層１４．１４のうち
チャンネル部上の不要部分の除去を同時に行なって、第
２図（ｃ）に示すようにメモリ用薄膜トランジスタＴＩ
と選択用薄膜トランジスタＴ２とを同時に形成する。
次に、その上に金属膜を膜付けし、これをパタニングす
ることにより、メモリ用薄膜トランジスタＴＩのドレイ
ン電極Ｄｌと選択用薄膜トランジスタＴ２のソース電極
Ｓ２とを接続する接続配線１５を第２図（ｄ）に示すよ
うに形成し、次いでその上にＳｉＮからなる保護膜１６
を形成して第１図に示した薄膜Ｅ２ ＦＲＯＭを完成す
る。
ることにより、メモリ用薄膜トランジスタＴＩのドレイ
ン電極Ｄｌと選択用薄膜トランジスタＴ２のソース電極
Ｓ２とを接続する接続配線１５を第２図（ｄ）に示すよ
うに形成し、次いでその上にＳｉＮからなる保護膜１６
を形成して第１図に示した薄膜Ｅ２ ＦＲＯＭを完成す
る。
なお、上記接続配線１５は、メモリ用および選択用薄膜
トランジスタＴｌ、Ｔ２のソース、ドレイン電極Ｓｔ、
ＤＩおよびＳ２．Ｄ２の形成と同時に形成してもよい。
トランジスタＴｌ、Ｔ２のソース、ドレイン電極Ｓｔ、
ＤＩおよびＳ２．Ｄ２の形成と同時に形成してもよい。
このように、上記薄膜Ｅ２ ＦＲＯＭによれば、その製
造に際して、メモリ用薄膜トランジスタＴＩと選択用薄
膜トランジスタＴ２とを同時に形成することができ、し
たがってこの薄膜ｌＥ２ ＰＲＯＭは少ない工程数で能
率よく製造することができる。また、この薄膜Ｅ２ Ｐ
ＲＯＭは、メモリ用薄膜トランジスタＴＩと選択用薄膜
トランジスタＴ２のゲート絶縁膜を共通の絶縁膜１２と
しているから、ヒステリシス性の無いゲート絶縁膜とヒ
ステリシス性をもつゲート絶縁膜とを２層に形成してい
る従来の薄膜Ｅ２ ＰＲＯＭに比べて全体の厚さも薄く
することができる。
造に際して、メモリ用薄膜トランジスタＴＩと選択用薄
膜トランジスタＴ２とを同時に形成することができ、し
たがってこの薄膜ｌＥ２ ＰＲＯＭは少ない工程数で能
率よく製造することができる。また、この薄膜Ｅ２ Ｐ
ＲＯＭは、メモリ用薄膜トランジスタＴＩと選択用薄膜
トランジスタＴ２のゲート絶縁膜を共通の絶縁膜１２と
しているから、ヒステリシス性の無いゲート絶縁膜とヒ
ステリシス性をもつゲート絶縁膜とを２層に形成してい
る従来の薄膜Ｅ２ ＰＲＯＭに比べて全体の厚さも薄く
することができる。
また、上記薄１１ｉＥ２ＰＲＯＭの製造方法は、メモリ
用薄膜トランジスタＴＩと選択用薄膜トランジスタＴ２
のゲート絶縁膜を、メモリ用および選択用薄膜トランジ
スタＴｌ、Ｔ２の形成領域にわたってヒステリシス性を
もつＳｉＮ膜からなる共通のゲート絶縁膜１２を形成し
てこのゲート絶縁膜１２のメモリ用薄膜トランジス２７
１部分を除く領域のヒステリシス性を無くして非ヒステ
リシス性部１２ａとする工程で形成するとともに、メモ
リおよび選択用薄膜トランジスタＴＩ、Ｔ２のケート電
極Ｇｌ、Ｇ２、半導体層１３およびコンタクト層１４、
ソース、ドレイン電極ＳＬ、ｓ２゜Ｄｌ、Ｄ２をそれぞ
れ同時に形成するものであるから、メモリ用薄膜トラン
ジスタＴｌと選択用薄膜トランジスタＴ２とを同時に形
成することができる。
用薄膜トランジスタＴＩと選択用薄膜トランジスタＴ２
のゲート絶縁膜を、メモリ用および選択用薄膜トランジ
スタＴｌ、Ｔ２の形成領域にわたってヒステリシス性を
もつＳｉＮ膜からなる共通のゲート絶縁膜１２を形成し
てこのゲート絶縁膜１２のメモリ用薄膜トランジス２７
１部分を除く領域のヒステリシス性を無くして非ヒステ
リシス性部１２ａとする工程で形成するとともに、メモ
リおよび選択用薄膜トランジスタＴＩ、Ｔ２のケート電
極Ｇｌ、Ｇ２、半導体層１３およびコンタクト層１４、
ソース、ドレイン電極ＳＬ、ｓ２゜Ｄｌ、Ｄ２をそれぞ
れ同時に形成するものであるから、メモリ用薄膜トラン
ジスタＴｌと選択用薄膜トランジスタＴ２とを同時に形
成することができる。
なお、上記実施例では、メモリ用薄膜トランジスタＴ１
と選択用薄膜トランジスタＴ２とを逆スタガー型のもの
としているが、このメモリ用および選択用薄膜トランジ
スタは、スタガー型、コブラナー型、逆コブラナー型で
もよく、その場合も、メモリ用薄膜トランジスタと選択
用薄膜トランジスタのゲート絶縁膜を共通の絶縁膜とす
ればメモリ用と選択用の薄膜トランジスタを同時に形成
することができるから、薄膜Ｅ２ ＦＲＯＭを少ない工
程数で能率よく製造することができるし、またその厚さ
も薄くすることができる。なお、メモリ用および選択用
薄膜トランジスタをスタガー型とする薄膜Ｅ２ ＦＲＯ
Ｍは、上記実施例と逆の工程、つまり、ソース、ドレイ
ン電極形成−コンタクト層および半導体層形成→ゲート
絶縁膜形成−ゲート電極形成の工程で製造することがで
きる。また、メモリ用および選択用薄膜トランジスタを
コプラナー型とする薄膜Ｅ２ ＦＲＯＭは、半導体層お
よびコンタクト層形成→ソース、ドレイン電極形成−ゲ
ート絶縁膜形成−ゲート電極形成の工程で製造すること
ができ、メモリ用および選択用薄膜トランジスタを逆コ
ブラナー型とする薄膜Ｅ２ＰＲＯＭは、ゲート電極形成
−ゲート絶縁膜形成−ソース、ドレイン電極形成−コン
タクト層および半導体層形成の工程で製造することがで
きる。
と選択用薄膜トランジスタＴ２とを逆スタガー型のもの
としているが、このメモリ用および選択用薄膜トランジ
スタは、スタガー型、コブラナー型、逆コブラナー型で
もよく、その場合も、メモリ用薄膜トランジスタと選択
用薄膜トランジスタのゲート絶縁膜を共通の絶縁膜とす
ればメモリ用と選択用の薄膜トランジスタを同時に形成
することができるから、薄膜Ｅ２ ＦＲＯＭを少ない工
程数で能率よく製造することができるし、またその厚さ
も薄くすることができる。なお、メモリ用および選択用
薄膜トランジスタをスタガー型とする薄膜Ｅ２ ＦＲＯ
Ｍは、上記実施例と逆の工程、つまり、ソース、ドレイ
ン電極形成−コンタクト層および半導体層形成→ゲート
絶縁膜形成−ゲート電極形成の工程で製造することがで
きる。また、メモリ用および選択用薄膜トランジスタを
コプラナー型とする薄膜Ｅ２ ＦＲＯＭは、半導体層お
よびコンタクト層形成→ソース、ドレイン電極形成−ゲ
ート絶縁膜形成−ゲート電極形成の工程で製造すること
ができ、メモリ用および選択用薄膜トランジスタを逆コ
ブラナー型とする薄膜Ｅ２ＰＲＯＭは、ゲート電極形成
−ゲート絶縁膜形成−ソース、ドレイン電極形成−コン
タクト層および半導体層形成の工程で製造することがで
きる。
本発明の薄膜Ｅ２ ＦＲＯＭは、メモリ用薄膜トランジ
スタと選択用薄膜トランジスタのゲート絶縁膜を共通の
絶縁膜とし、かっこのゲート絶縁膜はヒステリシス性を
もつＳｉＮ膜で形成するとともに、このＳｉＮ膜の前記
メモリ用薄膜トランジスタ部分を除く領域を、酸化また
は窒化によりヒステリシス性を無くした非ヒステリシス
性部としたものであるから、この薄膜Ｅ２ ＦＲＯＭは
少ない工程数で能率よく製造できるし、また全体の厚さ
も薄くすることができる。
スタと選択用薄膜トランジスタのゲート絶縁膜を共通の
絶縁膜とし、かっこのゲート絶縁膜はヒステリシス性を
もつＳｉＮ膜で形成するとともに、このＳｉＮ膜の前記
メモリ用薄膜トランジスタ部分を除く領域を、酸化また
は窒化によりヒステリシス性を無くした非ヒステリシス
性部としたものであるから、この薄膜Ｅ２ ＦＲＯＭは
少ない工程数で能率よく製造できるし、また全体の厚さ
も薄くすることができる。
また、本発明の薄膜Ｅ２ＰＲＯＭの製造方法は、メモリ
用薄膜トランジスタと選択用薄膜トランジスタのゲート
絶縁膜を、前記メモリ用薄膜トランジスタと前記選択用
薄膜トランジスタの形成領域にわたってヒステリシス性
をもつＳｉＮ膜からなる共通のゲート絶縁膜を形成して
このゲート絶縁膜のメモリ用薄膜トランジスタ部分を除
く領域のヒステリシス性を無（して非ヒステリシス性部
とする工程で形成するとともに、前記メモリ用薄膜トラ
ンジスタと前記選択用薄膜トランジスタのゲート電極、
半導体層、ソース、ドレイン電極をそれぞれ同時に形成
するものであるから、メモリ用薄膜トランジスタと選択
用薄膜トランジスタとを同時（ζ形成することができる
。
用薄膜トランジスタと選択用薄膜トランジスタのゲート
絶縁膜を、前記メモリ用薄膜トランジスタと前記選択用
薄膜トランジスタの形成領域にわたってヒステリシス性
をもつＳｉＮ膜からなる共通のゲート絶縁膜を形成して
このゲート絶縁膜のメモリ用薄膜トランジスタ部分を除
く領域のヒステリシス性を無（して非ヒステリシス性部
とする工程で形成するとともに、前記メモリ用薄膜トラ
ンジスタと前記選択用薄膜トランジスタのゲート電極、
半導体層、ソース、ドレイン電極をそれぞれ同時に形成
するものであるから、メモリ用薄膜トランジスタと選択
用薄膜トランジスタとを同時（ζ形成することができる
。
第１図および第２図は本発明の一実施例を示す薄膜Ｅ２
ＰＲＯＭの断面図およびその製造工程図、第３図は従
来の薄膜Ｅ２ ＦＲＯＭの断面図である。 １１・・・絶縁基板、Ｔ１・・・メモリ用薄膜トランジ
スタ、Ｔ２・・・選択用薄膜トランジスタ、１２・・・
ゲート絶縁膜（ヒステリシス性ＳｉＮ膜）１２ａ・・・
非ヒステリシス性部、１３・・・半導体層、１４・・・
コンタクト層、ＳＬ、Ｓ２・・・ソース電極、ＤＩ、Ｄ
２・・・ドレイン電極、１５・・・接続配線、１６・・
・保護膜。 出願人 カシオ計算機株式会社
ＰＲＯＭの断面図およびその製造工程図、第３図は従
来の薄膜Ｅ２ ＦＲＯＭの断面図である。 １１・・・絶縁基板、Ｔ１・・・メモリ用薄膜トランジ
スタ、Ｔ２・・・選択用薄膜トランジスタ、１２・・・
ゲート絶縁膜（ヒステリシス性ＳｉＮ膜）１２ａ・・・
非ヒステリシス性部、１３・・・半導体層、１４・・・
コンタクト層、ＳＬ、Ｓ２・・・ソース電極、ＤＩ、Ｄ
２・・・ドレイン電極、１５・・・接続配線、１６・・
・保護膜。 出願人 カシオ計算機株式会社
Claims (2)
- （１）絶縁基板上にメモリ用薄膜トランジスタと選択用
薄膜トランジスタとを形成した薄膜Ｅ＾２ＰＲＯＭにお
いて、前記メモリ用薄膜トランジスタと前記選択用薄膜
トランジスタのゲート絶縁膜を共通の絶縁膜とし、かつ
このゲート絶縁膜はヒステリシス性をもつＳｉＮ膜で形
成するとともに、このＳｉＮ膜の前記メモリ用薄膜トラ
ンジスタ部分を除く領域を、ヒステリシス性を無くした
非ヒステリシス性部としたことを特徴とする薄膜Ｅ＾２
ＰＲＯＭ。 - （２）絶縁基板上にメモリ用薄膜トランジスタと選択用
薄膜トランジスタとを形成した薄膜Ｅ＾２ＰＲＯＭの製
造方法において、前記メモリ用薄膜トランジスタと前記
選択用薄膜トランジスタのゲート電極を同時に形成する
工程と、前記メモリ用薄膜トランジスタと前記選択用薄
膜トランジスタの形成領域にわたってヒステリシス性を
もつＳｉＮ膜からなる共通のゲート絶縁膜を形成する工
程と、このゲート絶縁膜のメモリ用薄膜トランジスタ部
分を除く領域のヒステリシス性を無くして非ヒステリシ
ス性部とする工程と、前記メモリ用薄膜トランジスタと
前記選択用薄膜トランジスタの半導体層を同時に形成す
る工程と、前記メモリ用薄膜トランジスタと前記選択用
薄膜トランジスタのソース、ドレイン電極を同時に形成
する工程とからなることを特徴とする薄膜Ｅ＾２ＰＲＯ
Ｍの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274444A JPH07105452B2 (ja) | 1988-11-01 | 1988-11-01 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
| US07/427,252 US5060034A (en) | 1988-11-01 | 1989-10-25 | Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1 |
| EP19890120022 EP0367152A3 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| CA002001692A CA2001692A1 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| KR1019890015839A KR930008498B1 (ko) | 1988-11-01 | 1989-11-01 | 박막트랜지스터를 사용한 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274444A JPH07105452B2 (ja) | 1988-11-01 | 1988-11-01 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122673A true JPH02122673A (ja) | 1990-05-10 |
| JPH07105452B2 JPH07105452B2 (ja) | 1995-11-13 |
Family
ID=17541770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274444A Expired - Lifetime JPH07105452B2 (ja) | 1988-11-01 | 1988-11-01 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105452B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614474B2 (en) | 2010-07-05 | 2013-12-24 | Sharp Kabushiki Kaisha | Thin film transistor memory and display unit including the same |
-
1988
- 1988-11-01 JP JP63274444A patent/JPH07105452B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614474B2 (en) | 2010-07-05 | 2013-12-24 | Sharp Kabushiki Kaisha | Thin film transistor memory and display unit including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105452B2 (ja) | 1995-11-13 |
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