JPH02119253A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JPH02119253A JPH02119253A JP63273840A JP27384088A JPH02119253A JP H02119253 A JPH02119253 A JP H02119253A JP 63273840 A JP63273840 A JP 63273840A JP 27384088 A JP27384088 A JP 27384088A JP H02119253 A JPH02119253 A JP H02119253A
- Authority
- JP
- Japan
- Prior art keywords
- pellet
- substrate
- circuit device
- integrated circuit
- hybrid integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000008188 pellet Substances 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 229920005989 resin Polymers 0.000 claims abstract description 7
- 239000011347 resin Substances 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 5
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 13
- 229920001296 polysiloxane Polymers 0.000 abstract description 4
- 239000011253 protective coating Substances 0.000 abstract description 4
- 239000000853 adhesive Substances 0.000 abstract description 3
- 230000001070 adhesive effect Effects 0.000 abstract description 3
- 239000004593 Epoxy Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000005022 packaging material Substances 0.000 abstract 1
- 239000000919 ceramic Substances 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229920006332 epoxy adhesive Polymers 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は厚膜印刷セラミック基板又はプリント配線基板
等に半導体集積回路（以下、ＩＣという）ペレットが実
装された混成集積回路装置に関し、特にその薄型化及び
高密度実装に好適の混成集積回路装置に関する。
等に半導体集積回路（以下、ＩＣという）ペレットが実
装された混成集積回路装置に関し、特にその薄型化及び
高密度実装に好適の混成集積回路装置に関する。
［従来の技術］
従来の混成集積回路装置においては、セラミック基板上
にＩＣペレットが搭載されると共に、このＩＣペレット
の電極パッドと基板上に設けられた配線パターンとがボ
ンディングワイヤにより電気的に接続されている。そし
て、ＩＣペレット及びボンディングワイヤ等は、例えば
、エポキシ系樹脂により被覆されており、このようにし
て、ＩＣペレットが実装された混成集積回路装置が構成
されている。
にＩＣペレットが搭載されると共に、このＩＣペレット
の電極パッドと基板上に設けられた配線パターンとがボ
ンディングワイヤにより電気的に接続されている。そし
て、ＩＣペレット及びボンディングワイヤ等は、例えば
、エポキシ系樹脂により被覆されており、このようにし
て、ＩＣペレットが実装された混成集積回路装置が構成
されている。
［発明が解決しようとする課題］
しかしながら、従来の混成集積回路装置は、ＩＣペレッ
トが基板上に搭載されているから、その厚さが厚いとい
う欠点がある。
トが基板上に搭載されているから、その厚さが厚いとい
う欠点がある。
また、ペレット上の電極パッドから基板上に形成された
導体ステッチランドへワイヤにより接続されており、し
かも、ペレットの電極パッドとステッチ側導体ランドと
の間に高低差があるので、ワイヤ接続の際に、長いボン
ディングワイヤを使用する必要がある。このため、ＩＣ
ペレットの実装に必要な基板上の面積がＩＣペレットの
外形よりも極めて大きくなるという欠点がある。
導体ステッチランドへワイヤにより接続されており、し
かも、ペレットの電極パッドとステッチ側導体ランドと
の間に高低差があるので、ワイヤ接続の際に、長いボン
ディングワイヤを使用する必要がある。このため、ＩＣ
ペレットの実装に必要な基板上の面積がＩＣペレットの
外形よりも極めて大きくなるという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
半導体ペレットの実装に必要な面積を小さくすることが
できると共に、薄くすることができ、これにより小型化
することができる混成集積回路装置を提供することを目
的とする。
半導体ペレットの実装に必要な面積を小さくすることが
できると共に、薄くすることができ、これにより小型化
することができる混成集積回路装置を提供することを目
的とする。
［課題を解決するための手段］
本発明に係る混成集積回路装置は、その厚さ方向に貫通
する開口部が設けられた基板と、前記開口部に嵌入され
た半導体ペレットと、前記基板に設けられた配線パター
ンと前記ペレットとを接続するボンディングワイヤと、
前記ペレットのワイヤボンディング側表面を被覆する樹
脂と、前記ペレットの裏面と前記基板とを接合する接合
材と、を有することを特徴とする。
する開口部が設けられた基板と、前記開口部に嵌入され
た半導体ペレットと、前記基板に設けられた配線パター
ンと前記ペレットとを接続するボンディングワイヤと、
前記ペレットのワイヤボンディング側表面を被覆する樹
脂と、前記ペレットの裏面と前記基板とを接合する接合
材と、を有することを特徴とする。
［作用］
本発明においては、半導体ペレットが基板の開口部に嵌
入されているから、半導体ペレットをその開口部内に埋
め込み、半導体ペレットの面を基板の表裏両面よりもそ
の内側にすることができる。
入されているから、半導体ペレットをその開口部内に埋
め込み、半導体ペレットの面を基板の表裏両面よりもそ
の内側にすることができる。
このため、本発明に係る混成集積回路装置は、従来のよ
うに半導体ペレットが基板上に実装された混成集積回路
装置に比して薄くなる。
うに半導体ペレットが基板上に実装された混成集積回路
装置に比して薄くなる。
また、配線パターンが設けられた基板表面と半導体ペレ
ットの表面との間の高低差を解消することができるので
、配線パターンと半導体ペレットとを接続するボンディ
ングワイヤを短くすることができる。このため、半導体
ペレットの実装に必要な面積が小さくなり、混成集積回
路装置を小型化することができる。
ットの表面との間の高低差を解消することができるので
、配線パターンと半導体ペレットとを接続するボンディ
ングワイヤを短くすることができる。このため、半導体
ペレットの実装に必要な面積が小さくなり、混成集積回
路装置を小型化することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係る混成集積回路装置
を示す断面図である。
を示す断面図である。
厚膜印刷セラミック基板１は、例えば、約６３５μｍの
厚さを有し、その略中央部には厚さ方向に貫通する開口
部１ａが設けられている。この開口部１ａには厚さが、
例えば、４５０μｍのＩＣペレット２がその表面と基板
１の表面とを面一にして嵌入されている。従って、ＩＣ
ペレット２の裏面は基板１の裏面よりも内側にある。Ｉ
Ｃペレット２の表面には電極パッドが設けられており、
基板１には開口部１ａの周辺の表面及び裏面並びに端部
の表面、裏面及び側面に導体パターン４が設けられてい
る。そして、このＩＣペレット２の表面の電極パッドと
基板１の表面の導体パターン４とが例えば、３０μｍの
直径を有する金製ワイヤ３によりボンディング接続され
ている。これにより、ＩＣベレット２と基板１とが電気
的に接続されると共に、機械的に連結されている。そし
て、ＩＣベレット２の表面及びワイヤ３はシリコン系保
護コート樹脂５により被覆されて保護されている。
厚さを有し、その略中央部には厚さ方向に貫通する開口
部１ａが設けられている。この開口部１ａには厚さが、
例えば、４５０μｍのＩＣペレット２がその表面と基板
１の表面とを面一にして嵌入されている。従って、ＩＣ
ペレット２の裏面は基板１の裏面よりも内側にある。Ｉ
Ｃペレット２の表面には電極パッドが設けられており、
基板１には開口部１ａの周辺の表面及び裏面並びに端部
の表面、裏面及び側面に導体パターン４が設けられてい
る。そして、このＩＣペレット２の表面の電極パッドと
基板１の表面の導体パターン４とが例えば、３０μｍの
直径を有する金製ワイヤ３によりボンディング接続され
ている。これにより、ＩＣベレット２と基板１とが電気
的に接続されると共に、機械的に連結されている。そし
て、ＩＣベレット２の表面及びワイヤ３はシリコン系保
護コート樹脂５により被覆されて保護されている。
このＩＣペレット２の裏面端部は導電性エポキシ系接着
材６により基板１の裏面に設けられた導体パターン４に
電気的に接続されると共に、この接着材６によりＩＣベ
レット２と基板１とが固定されている。そして、基板１
の端部に設けられた導体パターン４にはコ字形の先端部
を有するクリップ端子８が嵌合されており、はんだ７に
よりこの導体パターン４とクリップ端子８とが接合され
ている。そして、クリップ端子８との接合部を除く混成
集積回路装置の全体は外装材９により被覆されている。
材６により基板１の裏面に設けられた導体パターン４に
電気的に接続されると共に、この接着材６によりＩＣベ
レット２と基板１とが固定されている。そして、基板１
の端部に設けられた導体パターン４にはコ字形の先端部
を有するクリップ端子８が嵌合されており、はんだ７に
よりこの導体パターン４とクリップ端子８とが接合され
ている。そして、クリップ端子８との接合部を除く混成
集積回路装置の全体は外装材９により被覆されている。
本実施例においては、ＩＣペレット２を厚膜印刷セラミ
ック基板１に設けられた開口部１ａに嵌入することによ
って、ＩＣベレット２を基板１の表裏面間に埋め込むか
ら、混成集積回路装置の厚さは基板１の厚さに基づいて
定まり、約１．５ｍｍである。これは従来のＩＣペレッ
トを基板上に搭載した混成集積回路装置の厚さが約３．
０ｍｍであるのに対し、約５０％も薄くなっている。
ック基板１に設けられた開口部１ａに嵌入することによ
って、ＩＣベレット２を基板１の表裏面間に埋め込むか
ら、混成集積回路装置の厚さは基板１の厚さに基づいて
定まり、約１．５ｍｍである。これは従来のＩＣペレッ
トを基板上に搭載した混成集積回路装置の厚さが約３．
０ｍｍであるのに対し、約５０％も薄くなっている。
第２図は本発明の第２の実施例に係る混成集積回路装置
を示す部分断面図である。
を示す部分断面図である。
厚膜印刷セラミック基板１１は、例えば、約６３５μｍ
の厚さを有し、その表面には２個の開口部１１ａ、ｌｌ
ｂが設けられている。なお、開口部１１ａの側面は基板
１１の表面に垂直であるが、開口部１１ｂの側面は基板
１１の表面に対して傾斜している。そして、開口部１１
ａには厚さが、例えば、約４５０μｍのＩＣペレット１
２がその表面を基板１１の表面に面一にして嵌入され、
開口部１１ｂには厚さが例えば、約２００μｍのトラン
ジスタペレット１０がその表面と基板１１の表面とを面
一にして嵌入されている。ＩＣペレット１２及びトラン
ジスタペレット１０の表面には電極パッドが設けられて
おり、基板１１の表面及び裏面の適所には導体パターン
１４が形成されている。
の厚さを有し、その表面には２個の開口部１１ａ、ｌｌ
ｂが設けられている。なお、開口部１１ａの側面は基板
１１の表面に垂直であるが、開口部１１ｂの側面は基板
１１の表面に対して傾斜している。そして、開口部１１
ａには厚さが、例えば、約４５０μｍのＩＣペレット１
２がその表面を基板１１の表面に面一にして嵌入され、
開口部１１ｂには厚さが例えば、約２００μｍのトラン
ジスタペレット１０がその表面と基板１１の表面とを面
一にして嵌入されている。ＩＣペレット１２及びトラン
ジスタペレット１０の表面には電極パッドが設けられて
おり、基板１１の表面及び裏面の適所には導体パターン
１４が形成されている。
各電極パッドと導体パターン１４とは直径が、例えば、
３０μｍの金製ワイヤ１３によりボンディング接続され
ている。そして、ＩＣペレット１２、トランジスタベレ
ット１０及びワイヤ１３はシリコン系保護コート樹脂１
５により被覆されている。
３０μｍの金製ワイヤ１３によりボンディング接続され
ている。そして、ＩＣペレット１２、トランジスタベレ
ット１０及びワイヤ１３はシリコン系保護コート樹脂１
５により被覆されている。
なお、ＩＣペレット１２の裏面は導電性エポキシ系樹脂
１６を印刷した後、これを熱硬化させることにより、Ｉ
Ｃベレット１２から基板１１に電気的に導出すると共に
、ＩＣペレット１２を基板１１に固定している。そして
、トランジスタペレット１０の裏面も同様に導電性エポ
キシ樹脂１６を熱硬化させることにより基板１１の裏面
に設けられた導体パターン１４に電気的に接続すると共
に、トランジスタベレット１０を基板１１に固定してい
る。
１６を印刷した後、これを熱硬化させることにより、Ｉ
Ｃベレット１２から基板１１に電気的に導出すると共に
、ＩＣペレット１２を基板１１に固定している。そして
、トランジスタペレット１０の裏面も同様に導電性エポ
キシ樹脂１６を熱硬化させることにより基板１１の裏面
に設けられた導体パターン１４に電気的に接続すると共
に、トランジスタベレット１０を基板１１に固定してい
る。
本実施例においては、複数個のペレット、即ち、ＩＣベ
レット１２及びトランジスタベレット１０を使用した例
であるが、本実施例においても第１の実施例と同様の効
果を奏する。例えば、本実施例においても、ペレットに
設けられた電極パッドと導体パターン１４との間に高低
差がないので、電極パッドと導体パターン１４とを接続
する際に、短いボンディングワイヤにより接続すること
ができるので、従来のこの種の混成集積回路装置に比し
てペレットの実装に必要な基板上の面積を約７０％に減
少させることができる。
レット１２及びトランジスタベレット１０を使用した例
であるが、本実施例においても第１の実施例と同様の効
果を奏する。例えば、本実施例においても、ペレットに
設けられた電極パッドと導体パターン１４との間に高低
差がないので、電極パッドと導体パターン１４とを接続
する際に、短いボンディングワイヤにより接続すること
ができるので、従来のこの種の混成集積回路装置に比し
てペレットの実装に必要な基板上の面積を約７０％に減
少させることができる。
このように厚さを薄くすることができると共に、面積を
縮小することができるので、ペレットの実装密度を向上
させることができる。
縮小することができるので、ペレットの実装密度を向上
させることができる。
なお、本実施例においては、厚さが異なるＩＣベレット
１２及びトランジスタペレット１０を使用しているが、
このように厚さが異なる場合には、従来ペレットの裏面
を研磨することによってその厚さを調整していた。しか
しながら、本実施例においては、開口部１１ｂに傾斜を
つけることによって、その厚さの差に拘らず各ペレット
の表面を同一レベルにすることができるので、本実施例
はペレットの裏面を研磨することができない場合にも有
効である。
１２及びトランジスタペレット１０を使用しているが、
このように厚さが異なる場合には、従来ペレットの裏面
を研磨することによってその厚さを調整していた。しか
しながら、本実施例においては、開口部１１ｂに傾斜を
つけることによって、その厚さの差に拘らず各ペレット
の表面を同一レベルにすることができるので、本実施例
はペレットの裏面を研磨することができない場合にも有
効である。
［発明の効果コ
本発明によれば、半導体ペレットを基板に設けた開口部
に嵌入することによって、混成集積回路装置の厚さを薄
くすることができる。また、基板表面に設けられた配線
パターンと半導体ペレットとの間の高低差を解消するこ
とができるがら、配線パターンと半導体ペレットとを接
続するボンディングワイヤを短くすることができるので
、半導体ペレットの実装に必要な面積を小さくすること
ができる。
に嵌入することによって、混成集積回路装置の厚さを薄
くすることができる。また、基板表面に設けられた配線
パターンと半導体ペレットとの間の高低差を解消するこ
とができるがら、配線パターンと半導体ペレットとを接
続するボンディングワイヤを短くすることができるので
、半導体ペレットの実装に必要な面積を小さくすること
ができる。
従って、半導体ペレットの実装密度を向上させることが
できるので、混成集積回路装置を容易に小型化すること
ができる。
できるので、混成集積回路装置を容易に小型化すること
ができる。
第１図は本発明の第１の実施例に係る混成集積回路装置
を示す断面図、第２図は本発明の第２の実施例に係る混
成集積回路装置を示す部分断面図である。 １．１１；厚膜印刷セラミック基板、２，１２、ＩＣペ
レット、３．１Ｂ、ワイヤ、４．１４・導体パターン、
５，１５：シリコン系保護コート樹脂、６，１６．導電
性エポキシ系接着材、７；はんだ、８；クリップ端子、
９；外装材、１０；トランジスタペレット
を示す断面図、第２図は本発明の第２の実施例に係る混
成集積回路装置を示す部分断面図である。 １．１１；厚膜印刷セラミック基板、２，１２、ＩＣペ
レット、３．１Ｂ、ワイヤ、４．１４・導体パターン、
５，１５：シリコン系保護コート樹脂、６，１６．導電
性エポキシ系接着材、７；はんだ、８；クリップ端子、
９；外装材、１０；トランジスタペレット
Claims (1)
- （１）その厚さ方向に貫通する開口部が設けられた基板
と、前記開口部に嵌入された半導体ペレットと、前記基
板に設けられた配線パターンと前記ペレットとを接続す
るボンディングワイヤと、前記ペレットのワイヤボンデ
ィング側表面を被覆する樹脂と、前記ペレットの裏面と
前記基板とを接合する接合材と、を有することを特徴と
する混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27384088A JP2682072B2 (ja) | 1988-10-28 | 1988-10-28 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27384088A JP2682072B2 (ja) | 1988-10-28 | 1988-10-28 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119253A true JPH02119253A (ja) | 1990-05-07 |
| JP2682072B2 JP2682072B2 (ja) | 1997-11-26 |
Family
ID=17533277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27384088A Expired - Fee Related JP2682072B2 (ja) | 1988-10-28 | 1988-10-28 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682072B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210676A (en) * | 1975-07-16 | 1977-01-27 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5636147A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPS62276836A (ja) * | 1986-05-26 | 1987-12-01 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1988
- 1988-10-28 JP JP27384088A patent/JP2682072B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210676A (en) * | 1975-07-16 | 1977-01-27 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5636147A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPS62276836A (ja) * | 1986-05-26 | 1987-12-01 | Oki Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2682072B2 (ja) | 1997-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6593647B2 (en) | Semiconductor device | |
| US6469897B2 (en) | Cavity-down tape ball grid array package assembly with grounded heat sink and method of fabricating the same | |
| JP2002353369A (ja) | 半導体パッケージおよびその製造方法 | |
| JP2893522B2 (ja) | Ｂｇａ半導体パッケージ及びその製造方法 | |
| JPS61137335A (ja) | 半導体装置 | |
| JP2682072B2 (ja) | 混成集積回路装置 | |
| JPH09129779A (ja) | 超微細電導極を有する半導体パッケージ | |
| JP2845218B2 (ja) | 電子部品の実装構造およびその製造方法 | |
| JPH03238852A (ja) | モールド型半導体集積回路 | |
| JP2570584B2 (ja) | 半導体装置 | |
| JPH0821668B2 (ja) | 立設実装形半導体装置 | |
| JPH11176849A (ja) | 半導体装置の製造方法 | |
| KR19980027872A (ko) | 칩 카드 | |
| JP3408395B2 (ja) | 半導体装置の製造方法 | |
| JP2786047B2 (ja) | 樹脂封止型半導体装置 | |
| JPS6128318Y2 (ja) | ||
| JP3145892B2 (ja) | 樹脂封止型半導体装置 | |
| JPH0352260A (ja) | 電子回路装置 | |
| JPS61177763A (ja) | 半導体装置 | |
| JPH0629422A (ja) | 混成集積回路装置 | |
| JP2542227B2 (ja) | 混成ｉｃ基板装置 | |
| JP2513416B2 (ja) | 半導体装置 | |
| JPS59165446A (ja) | 集積回路構造体 | |
| KR19980016775A (ko) | 클립 리드(clip lead)가 체결된 칩 스케일 패키지 | |
| JPH0455533B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |