JPS6128318Y2 - - Google Patents
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- JPS6128318Y2 JPS6128318Y2 JP18118582U JP18118582U JPS6128318Y2 JP S6128318 Y2 JPS6128318 Y2 JP S6128318Y2 JP 18118582 U JP18118582 U JP 18118582U JP 18118582 U JP18118582 U JP 18118582U JP S6128318 Y2 JPS6128318 Y2 JP S6128318Y2
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- Japan
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- memory chip
- chip
- substrate
- memory
- magnetic
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- Expired
Links
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Description
【考案の詳細な説明】
(a) 考案の技術分野
本考案は円筒状磁区制御方式の磁気バブルメモ
リデバイスに関する。
リデバイスに関する。
(b) 技術の背景
情報処理データの記憶媒体としての磁気バブル
メモリは、不揮発性のための各種のフアイルメモ
リ、プログラムメモリ、或いは文字発生パターン
メモリとして賞用されている。
メモリは、不揮発性のための各種のフアイルメモ
リ、プログラムメモリ、或いは文字発生パターン
メモリとして賞用されている。
本考案は、一般的のモジユール構成になる回転
磁界型の磁気バブルメモリデバイスに就き、特
に、メモリチツプが装着になる基板に対して機械
的歪等のかからない該チツプ持着の塔載方法を提
示するものである。
磁界型の磁気バブルメモリデバイスに就き、特
に、メモリチツプが装着になる基板に対して機械
的歪等のかからない該チツプ持着の塔載方法を提
示するものである。
(c) 従来技術の問題点
第1図は係る記憶媒体としてのメモリチツプ装
着の従来構造を示す断面図である。
着の従来構造を示す断面図である。
図に於て、1はウエーハ状のメモリチツプ、2
はメモリチツプ1が塔載されるセラミツク基板
(以下、単に基板と呼ぶ)、及び3はメモリチツプ
面に形成の導体パターン回路等と前記基板2の配
線パターン回路とを接続するボンデイングワイヤ
である。又、図の4はメモリチツプを基板側に固
定する所謂ダイボンデイング面である。
はメモリチツプ1が塔載されるセラミツク基板
(以下、単に基板と呼ぶ)、及び3はメモリチツプ
面に形成の導体パターン回路等と前記基板2の配
線パターン回路とを接続するボンデイングワイヤ
である。又、図の4はメモリチツプを基板側に固
定する所謂ダイボンデイング面である。
磁気バブルメモリデバイスは、図示しないが前
記装着のチツプ内に生成される磁気バブルを安定
に保持するバイアス磁界及び磁気バブル転送制御
をなす回転磁界が印加される。
記装着のチツプ内に生成される磁気バブルを安定
に保持するバイアス磁界及び磁気バブル転送制御
をなす回転磁界が印加される。
ところで、樹脂接着等によりダイボンデイング
されたメモリチツプ1は、前記の配線接続のボン
デイングワイヤ及び該チツプの機能保護の為、絶
縁性樹脂をコートしている。然し乍ら、ダイボン
デイング並びに樹脂コートされた組立のメモリチ
ツプは樹脂硬化時における歪(ストレス)を受け
易く又、基板固着の樹脂肉厚の不均一も生じて、
一軸方向に磁化容易軸を有するメモリチツプ1は
磁歪作用による劣化がある。更に、メモリデバイ
スは、周囲温度の変化により、該チツプ特性が劣
化する不都合を生ずる。この主原因は前記ストレ
スによるもので、例えば、前記劣化のメモリチツ
プを塔載基板から外すと正常特性に回復すること
が実験的に知られている。
されたメモリチツプ1は、前記の配線接続のボン
デイングワイヤ及び該チツプの機能保護の為、絶
縁性樹脂をコートしている。然し乍ら、ダイボン
デイング並びに樹脂コートされた組立のメモリチ
ツプは樹脂硬化時における歪(ストレス)を受け
易く又、基板固着の樹脂肉厚の不均一も生じて、
一軸方向に磁化容易軸を有するメモリチツプ1は
磁歪作用による劣化がある。更に、メモリデバイ
スは、周囲温度の変化により、該チツプ特性が劣
化する不都合を生ずる。この主原因は前記ストレ
スによるもので、例えば、前記劣化のメモリチツ
プを塔載基板から外すと正常特性に回復すること
が実験的に知られている。
(d) 考案の目的
本考案の目的は、前記のデバイス組立に係るメ
モリチツプの樹脂コート及びダイボンデイング装
置に於けるストレスを無くすることにより磁気バ
ブルメモリチツプの安定化を図ることである。
モリチツプの樹脂コート及びダイボンデイング装
置に於けるストレスを無くすることにより磁気バ
ブルメモリチツプの安定化を図ることである。
(e) 考案の構成
前記の目的は、組立の基板上、磁気バブル転送
制御の磁性薄膜パターン並びに導体パターンが形
成されたメモリチツプと前記基板の配線パターン
とを接続してなすメモリチツプの塔載方法におい
て、塔載の基板に対して前記のメモリチツプは、
リードフレーム接続体による持着がされ、メモリ
チツプに加わるストレスを無くする構成になるバ
ブルメモリデバイスとして構成される。
制御の磁性薄膜パターン並びに導体パターンが形
成されたメモリチツプと前記基板の配線パターン
とを接続してなすメモリチツプの塔載方法におい
て、塔載の基板に対して前記のメモリチツプは、
リードフレーム接続体による持着がされ、メモリ
チツプに加わるストレスを無くする構成になるバ
ブルメモリデバイスとして構成される。
(f) 考案の実施例
以下、第2図と第3図のメモリチツプ装着要部
を示す断面図と該チツプ塔載の基板平面図とに従
つて本考案を詳細に説明する。
を示す断面図と該チツプ塔載の基板平面図とに従
つて本考案を詳細に説明する。
第2図断面図に於て、従来のダイボンデイング
装着に替る新規な装着手段として、搭載のチツプ
1は基板に対しその底面5及び側面6は微細間隙
を以て装着される。これに伴い基板上の配線回路
と、メモリチツプ面にあるバブル転送制御の磁性
薄膜パターン並びに導体パターン形成の外部接続
パツトとは、図示接続体7により接続される。
装着に替る新規な装着手段として、搭載のチツプ
1は基板に対しその底面5及び側面6は微細間隙
を以て装着される。これに伴い基板上の配線回路
と、メモリチツプ面にあるバブル転送制御の磁性
薄膜パターン並びに導体パターン形成の外部接続
パツトとは、図示接続体7により接続される。
而して、前記の接続体7は、例えば燐青銅薄板
から打ち抜きになるばね薄板成形の接続端子、所
謂リードフレーム成形体等を用い、予形成の半田
付け用バンプ(接続パツト)間をフリツプチツプ
法等により接続がなされる。
から打ち抜きになるばね薄板成形の接続端子、所
謂リードフレーム成形体等を用い、予形成の半田
付け用バンプ(接続パツト)間をフリツプチツプ
法等により接続がなされる。
接続体7が配置の基板上面図は第3図平面図に
示される。同図中のAA線断面図が前第2図であ
る。
示される。同図中のAA線断面図が前第2図であ
る。
第3図に於て、メモリチツプ塔載の基板2はヨ
の字状に形成してある。該基板2上の一点鎖線の
枠8は薄膜形成になる配線図である。9は、前記
配線回路の接続パツト形成部(詳細図示ぜず)で
ある。
の字状に形成してある。該基板2上の一点鎖線の
枠8は薄膜形成になる配線図である。9は、前記
配線回路の接続パツト形成部(詳細図示ぜず)で
ある。
10は磁気バブル転送の回転磁界生成用のコイ
ル挿入の空間部である。
ル挿入の空間部である。
前記回路間接続の構造的支持体としてのリード
フレームに代り、集積回路の配線接続法として知
られるフイルムキヤリア法によるリード導体を用
いて構成するも構わない。
フレームに代り、集積回路の配線接続法として知
られるフイルムキヤリア法によるリード導体を用
いて構成するも構わない。
かかる接続構成のチツプ持着方法とすれば、ダ
イボンデイング装着に伴う樹脂の歪応力を受ける
ことはない。
イボンデイング装着に伴う樹脂の歪応力を受ける
ことはない。
更に、チツプ持着の終了した組立体は、絶縁性
樹脂コートに替る新規な外装手段として、第2図
図示の様なメモリチツプにキヤツプ11を被せて
封着をなす。即ち、乾燥した窒素ガス中、基板2
とキヤツプ11とのシール接着がなされる。
樹脂コートに替る新規な外装手段として、第2図
図示の様なメモリチツプにキヤツプ11を被せて
封着をなす。即ち、乾燥した窒素ガス中、基板2
とキヤツプ11とのシール接着がなされる。
この様なチツプ持着とシール外装をなせば、メ
モリチツプはリードフレーム接続体のみで支えら
れた状態となり、且つ外部環境とシールドされる
ことになる。
モリチツプはリードフレーム接続体のみで支えら
れた状態となり、且つ外部環境とシールドされる
ことになる。
(g) 考案の効果
以上、本考案の実施例に従い詳細に説明した磁
気バブルメモリデバイスによれば、従来あつた例
えば温度変化によるバブル保持の磁気バイアスマ
ージンの減少等の劣化がない安定したメモリチツ
プ組立が行なわれることになる。係る観点から本
考案の実用的価値は大きい。
気バブルメモリデバイスによれば、従来あつた例
えば温度変化によるバブル保持の磁気バイアスマ
ージンの減少等の劣化がない安定したメモリチツ
プ組立が行なわれることになる。係る観点から本
考案の実用的価値は大きい。
第1図は係るメモリチツプ装着の従来構造を示
す側面図である。第2図と第3図とは、メモリチ
ツプ装着要部を示す断面図と平面図である。但し
第2図は第3図A−A線位置での基板断面図であ
る。 図中、1はメモリチツプ、2はチツプ1の装着
基板、4はダイボンデイング面、5は1の底面、
6は1の側面、7は本考案のリードフレーム接続
体、及び9はボンデイングパツト部である。
す側面図である。第2図と第3図とは、メモリチ
ツプ装着要部を示す断面図と平面図である。但し
第2図は第3図A−A線位置での基板断面図であ
る。 図中、1はメモリチツプ、2はチツプ1の装着
基板、4はダイボンデイング面、5は1の底面、
6は1の側面、7は本考案のリードフレーム接続
体、及び9はボンデイングパツト部である。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 組立の基板上、磁気バブル転送制御の磁性薄
膜パターン並びに導体パターンが形成されたメ
モリチツプと前記基板の配線パターンとを接続
してなすメモリチツプの塔載方法において、塔
載の基板に対して前記のメモリチツプは、リー
ドフレーム接続体により持着がされ、メモリチ
ツプに加わるストレスを無くする構成になるこ
とを特徴とする磁気バブルメモリデバイス。 (2) 基板上塔載のメモリチツプは、キヤツプシー
ルされていることを特徴とする実用新案登録請
求の範囲(1)項記載の磁気バブルメモリデバイ
ス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18118582U JPS5986095U (ja) | 1982-11-30 | 1982-11-30 | 磁気バブルメモリデバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18118582U JPS5986095U (ja) | 1982-11-30 | 1982-11-30 | 磁気バブルメモリデバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5986095U JPS5986095U (ja) | 1984-06-11 |
JPS6128318Y2 true JPS6128318Y2 (ja) | 1986-08-22 |
Family
ID=30392672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18118582U Granted JPS5986095U (ja) | 1982-11-30 | 1982-11-30 | 磁気バブルメモリデバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5986095U (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0142880Y2 (ja) * | 1985-02-05 | 1989-12-13 |
-
1982
- 1982-11-30 JP JP18118582U patent/JPS5986095U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5986095U (ja) | 1984-06-11 |
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