JPH02110712A - 多チャンネルリアルタイム制御装置 - Google Patents
多チャンネルリアルタイム制御装置Info
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- JPH02110712A JPH02110712A JP26441688A JP26441688A JPH02110712A JP H02110712 A JPH02110712 A JP H02110712A JP 26441688 A JP26441688 A JP 26441688A JP 26441688 A JP26441688 A JP 26441688A JP H02110712 A JPH02110712 A JP H02110712A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば宇宙機に搭載されるマニピュレータ
の制御等に用いられる多チャンネルリアルタイム制御装
置に関する。
の制御等に用いられる多チャンネルリアルタイム制御装
置に関する。
（従来の技術）
一般に、宇宙機搭載用のマニピュレータ制御には、スト
アードプログラム型ディジタル方式のリアルタイム制御
装置が用いられる。この装置は、多くの場合マイクロプ
ロセッサユニット（公知の電子計算機）を中核とし、セ
ンサ信号処理部、中央処理部（ＣＰＵ）、スクラッチパ
ドＲＡＭ、ストアードプログラムＲＯＭ、出力バッファ
がら構成され、センサユニットとアクチュエータユニッ
トとの間に接続されて制御系を構成する。
アードプログラム型ディジタル方式のリアルタイム制御
装置が用いられる。この装置は、多くの場合マイクロプ
ロセッサユニット（公知の電子計算機）を中核とし、セ
ンサ信号処理部、中央処理部（ＣＰＵ）、スクラッチパ
ドＲＡＭ、ストアードプログラムＲＯＭ、出力バッファ
がら構成され、センサユニットとアクチュエータユニッ
トとの間に接続されて制御系を構成する。
第４図は宇宙機搭載用マニピュレータの一般的な制御系
を示すもので、マニピュレータかＮ個の一自由度関節か
ら成立っている場合の構成を示している。この制御系は
、各関節の関節角（または角速度）を検出するＮ対のセ
ンサユニット１１１〜１１Ｎと、各関節を駆動するＮ対
のアクチュエータユニット１３１〜１３Ｎを、ストアー
ドプログラム制御方式のＮチャンネルリアルタイム制御
装置１２に電気的に接続して構成される。リアルタイム
制御装置１２はセンサ信号処理部１２■、中央処理部（
ＣＰＵ）１２２、スクラッチパドＲＡＭ１２３、ストア
ードプログラムＲＯＭ１２４、出力バッファ１２５で構
成される。
を示すもので、マニピュレータかＮ個の一自由度関節か
ら成立っている場合の構成を示している。この制御系は
、各関節の関節角（または角速度）を検出するＮ対のセ
ンサユニット１１１〜１１Ｎと、各関節を駆動するＮ対
のアクチュエータユニット１３１〜１３Ｎを、ストアー
ドプログラム制御方式のＮチャンネルリアルタイム制御
装置１２に電気的に接続して構成される。リアルタイム
制御装置１２はセンサ信号処理部１２■、中央処理部（
ＣＰＵ）１２２、スクラッチパドＲＡＭ１２３、ストア
ードプログラムＲＯＭ１２４、出力バッファ１２５で構
成される。
つまり、この制御系は閉ループを形成しており、リアル
タイム制御装置１２で各センサユニット１１１〜ＩＩＮ
からの関節角情報をそれぞれ基準値と比較し、その比較
結果に基づいて各関節に対する制御量を計算する。そし
て、その計算値に応じてアクチュエータユニット１３１
〜１３Ｎを適宜駆動することによりＮ個の関節を動かし
、動いた角度を各センサユニット１１１〜ＩＩＮで検出
して制御装置１２にフィードバックし、以上の操作を単
位制御サイクル毎に繰返し実行するようになっている。
タイム制御装置１２で各センサユニット１１１〜ＩＩＮ
からの関節角情報をそれぞれ基準値と比較し、その比較
結果に基づいて各関節に対する制御量を計算する。そし
て、その計算値に応じてアクチュエータユニット１３１
〜１３Ｎを適宜駆動することによりＮ個の関節を動かし
、動いた角度を各センサユニット１１１〜ＩＩＮで検出
して制御装置１２にフィードバックし、以上の操作を単
位制御サイクル毎に繰返し実行するようになっている。
上記リアルタイム制御装置１２は、単位制御サイクル内
にＮ個の関節をそれぞれ駆動制御するため、各関節に対
応するＮ個のストアードプログラムをＲＯＭ １２４に
予め格納しておき、第５図に示すように単位制御サイク
ル内でＮ個のストアードプログラムを順次実行する。各
ストアードプログラムの操作は、第６図に示すように概
ね入力信号処理ａ１制御則計算ｂ１出力処理Ｃに大別さ
れる。入力信号処理ａは、センサ信号選択、ＲＡＭ番地
指示、ロード操作等のプログラムを有する。制御則計算
すはＲＡＭデータのロード、四則演算処理、ＲＡＭへの
一時格納等のプログラムを有する。出力処理ＣはＲＡＭ
データの読出し、出力バッファへのアウトプット等のプ
ログラムを有する。
にＮ個の関節をそれぞれ駆動制御するため、各関節に対
応するＮ個のストアードプログラムをＲＯＭ １２４に
予め格納しておき、第５図に示すように単位制御サイク
ル内でＮ個のストアードプログラムを順次実行する。各
ストアードプログラムの操作は、第６図に示すように概
ね入力信号処理ａ１制御則計算ｂ１出力処理Ｃに大別さ
れる。入力信号処理ａは、センサ信号選択、ＲＡＭ番地
指示、ロード操作等のプログラムを有する。制御則計算
すはＲＡＭデータのロード、四則演算処理、ＲＡＭへの
一時格納等のプログラムを有する。出力処理ＣはＲＡＭ
データの読出し、出力バッファへのアウトプット等のプ
ログラムを有する。
以上のことかられかるように、マニピュレータを連続的
に制御する場合、第５図のＮ個のストアードプログラム
を単位制御サイクル毎に繰返し実行することになるので
、リアルタイム制御装置１１のストアードプログラムＲ
ＯＭ １２４にはＮ個のストアードプログラムに相当す
るＲＯＭ番地が必要である。
に制御する場合、第５図のＮ個のストアードプログラム
を単位制御サイクル毎に繰返し実行することになるので
、リアルタイム制御装置１１のストアードプログラムＲ
ＯＭ １２４にはＮ個のストアードプログラムに相当す
るＲＯＭ番地が必要である。
ところで、上記のような宇宙機搭載用のマニピュレータ
に用いられる多チャンネルリアルタイム制御装置では、
ＣＰＵの内部演算レジスタとして用いるスクラッチパド
ＲＡＭに低消費電力のＣＭＯ３−ＲＡＭを使用し、他の
構成要素もＣＭＯ５化を図ることによって低消費電力化
を進めている。しかしながら、ストアードプログラムを
格納するＲＯＭには、現在のデバイス技術では宇宙機搭
載用として最も信頼性が高いバイポーラＴＴＬ−ＲＯＭ
が有効である。このため、従来のリアルタイム制御装置
では、ストアードプログラムＲＯＭが制御装置全体の消
費電力を左右する要素となっており、特にストアードプ
ログラムの大きさが消費電力の支配的要素となっている
。
に用いられる多チャンネルリアルタイム制御装置では、
ＣＰＵの内部演算レジスタとして用いるスクラッチパド
ＲＡＭに低消費電力のＣＭＯ３−ＲＡＭを使用し、他の
構成要素もＣＭＯ５化を図ることによって低消費電力化
を進めている。しかしながら、ストアードプログラムを
格納するＲＯＭには、現在のデバイス技術では宇宙機搭
載用として最も信頼性が高いバイポーラＴＴＬ−ＲＯＭ
が有効である。このため、従来のリアルタイム制御装置
では、ストアードプログラムＲＯＭが制御装置全体の消
費電力を左右する要素となっており、特にストアードプ
ログラムの大きさが消費電力の支配的要素となっている
。
（発明が解決しようとする課題）
以上述べたように、従来の宇宙機搭載用リアルタイム制
御装置では、ストアードプログラムメモリが制御装置全
体の消費電力を左右し、特にストアードプログラムの大
きさが消費電力の支配的要素となっており、宇宙機搭載
用として低消費電力化に寄与することはもはや困難であ
った。
御装置では、ストアードプログラムメモリが制御装置全
体の消費電力を左右し、特にストアードプログラムの大
きさが消費電力の支配的要素となっており、宇宙機搭載
用として低消費電力化に寄与することはもはや困難であ
った。
この発明は上記課題を解決するためになされたもので、
ストアードプログラムを小さくすることができ、これに
よって消費電力の低減に寄与することのできる多チャン
ネルリアルタイム制御装置を提供することを目的とする
。
ストアードプログラムを小さくすることができ、これに
よって消費電力の低減に寄与することのできる多チャン
ネルリアルタイム制御装置を提供することを目的とする
。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するためにこの発明に係る多チャンネル
リアルタイム制御装置は、同一の制御則の多チャンネル
制御系を時分割でリアルタイム制御するものにおいて、
１つのチャンネルの制御則に対するストアードプログラ
ムを格納する第１のメモリと、この第１のメモリに格納
されたストアートプログラムに従って得られる各チャン
ネルの入力データ及び処理データを各チャンネル毎に予
め割当てられた箇所に収納する第２のメモリと、この第
２のメモリのデータ収納時にそのチャンネルに対応する
フラグを付加するフラグ付加手段と、前記ストアードプ
ログラムの最初のステップに設けられ前記第２のメモリ
に対するデータ処理開始時にそのデータのフラグをチェ
ックするフラグチェック手段と、前記ストアードプログ
ラムの最後のステップの終了直前にそのときのフラグに
１を加算して次のフラグをセットするフラグセット手段
と、前記ストアードプログラムの各チャンネルに対する
マイナーサイクル内での制御則計算処理で用いられる定
数をそれぞれ別々のメモリ番地にロードする定数ロード
手段とを具備して構成される。
リアルタイム制御装置は、同一の制御則の多チャンネル
制御系を時分割でリアルタイム制御するものにおいて、
１つのチャンネルの制御則に対するストアードプログラ
ムを格納する第１のメモリと、この第１のメモリに格納
されたストアートプログラムに従って得られる各チャン
ネルの入力データ及び処理データを各チャンネル毎に予
め割当てられた箇所に収納する第２のメモリと、この第
２のメモリのデータ収納時にそのチャンネルに対応する
フラグを付加するフラグ付加手段と、前記ストアードプ
ログラムの最初のステップに設けられ前記第２のメモリ
に対するデータ処理開始時にそのデータのフラグをチェ
ックするフラグチェック手段と、前記ストアードプログ
ラムの最後のステップの終了直前にそのときのフラグに
１を加算して次のフラグをセットするフラグセット手段
と、前記ストアードプログラムの各チャンネルに対する
マイナーサイクル内での制御則計算処理で用いられる定
数をそれぞれ別々のメモリ番地にロードする定数ロード
手段とを具備して構成される。
（作用）
上記構成による多チャンネルリアムタイム制御装置では
、１つのチャンネルの制御則に対するストアードプログ
ラムを第１のメモリに格納し、この第１のメモリに格納
されたストアードプログラムに従って得られる各チャン
ネルの入力データ及び処理データを第２のメモリの各チ
ャンネル毎に予め割当てられた箇所に収納するようにす
る。
、１つのチャンネルの制御則に対するストアードプログ
ラムを第１のメモリに格納し、この第１のメモリに格納
されたストアードプログラムに従って得られる各チャン
ネルの入力データ及び処理データを第２のメモリの各チ
ャンネル毎に予め割当てられた箇所に収納するようにす
る。
この第２のメモリのデータ収納時にはそのチャンネルに
対応するフラグを付加しておき、ストアドブログラムの
最初のステップで第２のメモリに対するデータ処理開始
時にそのデータのフラグをチェックし、最後のステップ
の終了直前にそのときのフラグに１を加算して次のフラ
グをセットし、さらにストアードプログラムの各チャン
ネルに対するマイナーサイクル内での制御則計算処理で
用いられる定数をそれぞれ別々のメモリ番地にロードす
る。この構成によれば、１つの基本的なストアードプロ
グラムを第１のメモリに格納しておき、そのプログラム
を繰返し実行するだけで全チャンネルの制御を行なうこ
とができるので、第１のメモリを必要最少限のメモリ容
量とすることができ、これによって低消費電力で実現す
ることができる。
対応するフラグを付加しておき、ストアドブログラムの
最初のステップで第２のメモリに対するデータ処理開始
時にそのデータのフラグをチェックし、最後のステップ
の終了直前にそのときのフラグに１を加算して次のフラ
グをセットし、さらにストアードプログラムの各チャン
ネルに対するマイナーサイクル内での制御則計算処理で
用いられる定数をそれぞれ別々のメモリ番地にロードす
る。この構成によれば、１つの基本的なストアードプロ
グラムを第１のメモリに格納しておき、そのプログラム
を繰返し実行するだけで全チャンネルの制御を行なうこ
とができるので、第１のメモリを必要最少限のメモリ容
量とすることができ、これによって低消費電力で実現す
ることができる。
（実施例）
以下、第１図乃至第３図を参照してこの発明の一実施例
を説明する。但し、第１図において第４図と同一部分に
は同一符号を付して示し、ここでは異なる部分について
説明する。
を説明する。但し、第１図において第４図と同一部分に
は同一符号を付して示し、ここでは異なる部分について
説明する。
第１図はその構成を示すもので、このリアルタイム制御
装置１２のハード構成は第４図に示したりアルタイム制
御装置にフラグ回路１２６を設けたこと以外、第４図に
示したリアルタイム制御装置と同様である。すなわち、
ストアードプログラムの操作は各関節用とも同一になっ
ていることに着目し、全体を一つの関節用（第１関節用
）のプログラムとしてＲＯＭ １２４に格納しておき、
フラグ回路１２６によってＮ個のステートを指定するこ
とにより、第５図に示したように等測的に単位制御サイ
クル毎にＮ個のストアードプログラムを実行するように
なっている。
装置１２のハード構成は第４図に示したりアルタイム制
御装置にフラグ回路１２６を設けたこと以外、第４図に
示したリアルタイム制御装置と同様である。すなわち、
ストアードプログラムの操作は各関節用とも同一になっ
ていることに着目し、全体を一つの関節用（第１関節用
）のプログラムとしてＲＯＭ １２４に格納しておき、
フラグ回路１２６によってＮ個のステートを指定するこ
とにより、第５図に示したように等測的に単位制御サイ
クル毎にＮ個のストアードプログラムを実行するように
なっている。
個々の関節制御用のストアードプログラムでは、前述し
たように入力信号処理ａ１制御則計算ｂ１出力処理Ｃに
大別される。入力信号処理ａは、主にセンサ信号選択、
ＲＡ Ｍ １２ｇへの番地指定（入力データの収納先指
示）及びデータのロードを実行する。制御則計算すは、
主に制御則計算に必要な定数のＲＡ Ｍ １２３へのロ
ード、ＲＡ Ｍ １２３からＣＰ Ｕ １２２の四則演
算処理へのデータの転送、四則演算処理とその処理結果
のＲＡ Ｍ １２３への一時収納を実行する。出力処理
Ｃは、主にＲＡ Ｍ １２３の一時収納データの出力バ
ッファ１２５へのアウトプット操作を実行する。
たように入力信号処理ａ１制御則計算ｂ１出力処理Ｃに
大別される。入力信号処理ａは、主にセンサ信号選択、
ＲＡ Ｍ １２ｇへの番地指定（入力データの収納先指
示）及びデータのロードを実行する。制御則計算すは、
主に制御則計算に必要な定数のＲＡ Ｍ １２３へのロ
ード、ＲＡ Ｍ １２３からＣＰ Ｕ １２２の四則演
算処理へのデータの転送、四則演算処理とその処理結果
のＲＡ Ｍ １２３への一時収納を実行する。出力処理
Ｃは、主にＲＡ Ｍ １２３の一時収納データの出力バ
ッファ１２５へのアウトプット操作を実行する。
このような操作を実行する際、ＲＡ Ｍ １２Ｂのメモ
リ番地の入力データ、制御則演算結果の一時的収納（ロ
ーカルバリアプル）の割付けは第２図に示すようにメモ
リアレイＡに並列に割当てられる。
リ番地の入力データ、制御則演算結果の一時的収納（ロ
ーカルバリアプル）の割付けは第２図に示すようにメモ
リアレイＡに並列に割当てられる。
すなわち、第２図において、ＲＡ Ｍ １２３のメモリ
番地ｏ−ｐまでは第１の関節の制御に必要な入力データ
及び制御則演算結果の一時的収納場所に割当てられ、メ
モリ番地ｐ＋１〜２ｐまでは第２の関節の制御に必要な
入力データ及び制御則演算結果の一時的収納場所に割当
てられる。以下同様に、メモリ番地ｉ ｐ＋１〜（ｉ＋
１）ｐまでは第ｉの関節の制御に必要な入力データ及び
制御則演算結果の一時的収納場所に割当てられ、メモリ
番地Ｎｐ＋１〜（Ｎ＋１） ｐまでは第Ｎの関節の制御
に必要な入力データ及び制御則演算結果の一時的収納場
所に割当てられる。
番地ｏ−ｐまでは第１の関節の制御に必要な入力データ
及び制御則演算結果の一時的収納場所に割当てられ、メ
モリ番地ｐ＋１〜２ｐまでは第２の関節の制御に必要な
入力データ及び制御則演算結果の一時的収納場所に割当
てられる。以下同様に、メモリ番地ｉ ｐ＋１〜（ｉ＋
１）ｐまでは第ｉの関節の制御に必要な入力データ及び
制御則演算結果の一時的収納場所に割当てられ、メモリ
番地Ｎｐ＋１〜（Ｎ＋１） ｐまでは第Ｎの関節の制御
に必要な入力データ及び制御則演算結果の一時的収納場
所に割当てられる。
第３図に上記ＲＡ Ｍ １２Ｂに対するフラグ回路１２
１１の構成を示して説明する。第３図において、ＢはＲ
Ａ Ｍ １２３のメモリアレイＡに対して番地指定を行
なうＲＡＭ番地指定回路である。このＲＡＭ番地番地指
定回路対し、フラグ回路１２６はＮ系統からなり、各系
統にはそれぞれＳ−ＲフリップフロップＦＦＩ〜ＦＦＮ
、バイアス値発生器Ｂ１〜ＢＮが設けられる。
１１の構成を示して説明する。第３図において、ＢはＲ
Ａ Ｍ １２３のメモリアレイＡに対して番地指定を行
なうＲＡＭ番地指定回路である。このＲＡＭ番地番地指
定回路対し、フラグ回路１２６はＮ系統からなり、各系
統にはそれぞれＳ−ＲフリップフロップＦＦＩ〜ＦＦＮ
、バイアス値発生器Ｂ１〜ＢＮが設けられる。
フリップフロップＦＦ１〜ＦＦＮはＣＰ Ｕ １２２か
らのフラグセット信号ＳＳによってセットされフラグリ
セット信号ＳＲによってリセットされ、セット状態でフ
ラグを立ててバイアス値発生器ＢＧＩ〜ＢＧＮに送る。
らのフラグセット信号ＳＳによってセットされフラグリ
セット信号ＳＲによってリセットされ、セット状態でフ
ラグを立ててバイアス値発生器ＢＧＩ〜ＢＧＮに送る。
各バイアス値発生器ＢＧＩ〜ＢＧＮはフラグを受取ると
それぞれバイアス値十ｐ、 ＋２ｐ、・・・、 十Ｎｐ
を発生して上記ｌ ＲＡＭ番地番地指定回路対出する。ＲＡＭ番地番地指定
回路対ログラムによるメモリ番地指定値にバイアス値発
生器ＢＧＩ−ＢＧＭからのバイアス値を適宜付加し、実
メモリ番地としてＲＡＭメモリアレイＡに送出する。
それぞれバイアス値十ｐ、 ＋２ｐ、・・・、 十Ｎｐ
を発生して上記ｌ ＲＡＭ番地番地指定回路対出する。ＲＡＭ番地番地指定
回路対ログラムによるメモリ番地指定値にバイアス値発
生器ＢＧＩ−ＢＧＭからのバイアス値を適宜付加し、実
メモリ番地としてＲＡＭメモリアレイＡに送出する。
すなわち、上記フラグ回路１２６は、マニピュレタのＮ
個の関節の各状態に応じて対応するフリップフロップＦ
ＦＬ〜ＦＦＮをセットあるいはリセットして適宜フラグ
をたて、対応するバイアスデータ＋ｐ〜＋Ｎｐを発生さ
せてアドレス発生回路Ｂに送り、プログラムによって指
定されるメモリ番地にバイアスデータを加算して実メモ
リ番地とする。例えば、ｉチャンネルにフラグをたてた
状態では、プログラムが指定するメモリ番地ｊにｉｐが
バイアス値として加算され、実メモリ番地はｉｐ＋ｊと
なる。
個の関節の各状態に応じて対応するフリップフロップＦ
ＦＬ〜ＦＦＮをセットあるいはリセットして適宜フラグ
をたて、対応するバイアスデータ＋ｐ〜＋Ｎｐを発生さ
せてアドレス発生回路Ｂに送り、プログラムによって指
定されるメモリ番地にバイアスデータを加算して実メモ
リ番地とする。例えば、ｉチャンネルにフラグをたてた
状態では、プログラムが指定するメモリ番地ｊにｉｐが
バイアス値として加算され、実メモリ番地はｉｐ＋ｊと
なる。
一方、ストアードプログラムＲＯＭ １２４に格納する
プログラムは第１関節用にプログラミングしておき、マ
イナーサイクル（個々の関節毎のプログラム内での計算
サイクル）の始めにフラグをチニックするステップを設
け、終了直前にそのときのフラグに１を加算して次のフ
ラグをセットするステップを設けておく。また、マイナ
ーサイクル内での制御則計算処理で実行される定数は関
節毎に異なる可能性があるので、別々の値を所定のメモ
リ番地にロードする。
プログラムは第１関節用にプログラミングしておき、マ
イナーサイクル（個々の関節毎のプログラム内での計算
サイクル）の始めにフラグをチニックするステップを設
け、終了直前にそのときのフラグに１を加算して次のフ
ラグをセットするステップを設けておく。また、マイナ
ーサイクル内での制御則計算処理で実行される定数は関
節毎に異なる可能性があるので、別々の値を所定のメモ
リ番地にロードする。
このような構成によれば、１つの基本的なプログラムを
Ｎ回シーケンシャルに実行するだけでＮチャンネルの制
御を行なうことができるので、低消費電力で実現するこ
とができる。但し、ＲＡ Ｍ １２３の容量は従来のも
のより増えることになるが、低消費電力のＣＭＯ８ＲＡ
Ｍを用いることができるので、ＲＡＭ容量増大による消
費電力の上昇は極わずかである。したがって、この構成
による多チャンネルリアルタイム制御装置は、特に電力
の制約が大きい宇宙機搭載用として優れた効果を有する
ものである。
Ｎ回シーケンシャルに実行するだけでＮチャンネルの制
御を行なうことができるので、低消費電力で実現するこ
とができる。但し、ＲＡ Ｍ １２３の容量は従来のも
のより増えることになるが、低消費電力のＣＭＯ８ＲＡ
Ｍを用いることができるので、ＲＡＭ容量増大による消
費電力の上昇は極わずかである。したがって、この構成
による多チャンネルリアルタイム制御装置は、特に電力
の制約が大きい宇宙機搭載用として優れた効果を有する
ものである。
［発明の効果］
以上のようにこの発明によれば、ストアードプログラム
を小さくすることができ、これによつて消費電力の低減
に寄与することのできる多チャンネルリアルタイム制御
装置を提供することができる。
を小さくすることができ、これによつて消費電力の低減
に寄与することのできる多チャンネルリアルタイム制御
装置を提供することができる。
第１図はこの発明に係る多チャンネルリアルタイム制御
装置の一実施例を示すブロック回路図、第２図は同実施
例によるＲＡＭの割付は手段を示す図、第３図は同実施
例のフラグ回路の構成を示すブロック回路図、第４図は
従来の多チャンネルリアルタイム制御装置を用いたマニ
ピュレータ制御系を示すブロック回路図、第５図は第４
図に示した制御装置のＲＯＭに格納されるＮ個のストア
ドブログラムの実行順序を示すフローチャート、第６図
は第５図の個々のストアードプログラムの処理内容を示
すフローチャートである。 １１１〜ｌＩＮ・・・センサユニット、１２・・・Ｎチ
ャンネルリアルタイム制御装置、１２１・・・センサ信
号処理部、１２２・・・ＣＰＵ、１２３・・・スクラッ
チパドＲＡＭ。 １２４・・・ストアードプログラムＲＯＭ、１２５・・
・出力バッファ、１２６・・・フラグ回路、１３１〜１
３Ｎ・・・アクチュエータユニット、Ａ・・・メモリア
レイ、Ｂ・・・メモリ番地指定回路、ＦＦＩ−ＦＦＮ・
・・Ｓ−Ｒフリップフロップ、ＢＧＩ−ＢＧＮ・・・バ
イアス値発生器。
装置の一実施例を示すブロック回路図、第２図は同実施
例によるＲＡＭの割付は手段を示す図、第３図は同実施
例のフラグ回路の構成を示すブロック回路図、第４図は
従来の多チャンネルリアルタイム制御装置を用いたマニ
ピュレータ制御系を示すブロック回路図、第５図は第４
図に示した制御装置のＲＯＭに格納されるＮ個のストア
ドブログラムの実行順序を示すフローチャート、第６図
は第５図の個々のストアードプログラムの処理内容を示
すフローチャートである。 １１１〜ｌＩＮ・・・センサユニット、１２・・・Ｎチ
ャンネルリアルタイム制御装置、１２１・・・センサ信
号処理部、１２２・・・ＣＰＵ、１２３・・・スクラッ
チパドＲＡＭ。 １２４・・・ストアードプログラムＲＯＭ、１２５・・
・出力バッファ、１２６・・・フラグ回路、１３１〜１
３Ｎ・・・アクチュエータユニット、Ａ・・・メモリア
レイ、Ｂ・・・メモリ番地指定回路、ＦＦＩ−ＦＦＮ・
・・Ｓ−Ｒフリップフロップ、ＢＧＩ−ＢＧＮ・・・バ
イアス値発生器。
Claims (1)
- 同一の制御則の多チャンネル制御系を時分割でリアルタ
イム制御する多チャンネルリアルタイム制御装置におい
て、１つのチャンネルの制御則に対するストアードプロ
グラムを格納する第１のメモリと、この第１のメモリに
格納されたストアードプログラムに従って得られる各チ
ャンネルの入力データ及び処理データを各チャンネル毎
に予め割当てられた箇所に収納する第２のメモリと、こ
の第２のメモリのデータ収納時にそのチャンネルに対応
するフラグを付加するフラグ付加手段と、前記ストアー
ドプログラムの最初のステップに設けられ前記第２のメ
モリに対するデータ処理開始時にそのデータのフラグを
チェックするフラグチェック手段と、前記ストアードプ
ログラムの最後のステップの終了直前にそのときのフラ
グに１を加算して次のフラグをセットするフラグセット
手段と、前記ストアードプログラムの各チャンネルに対
するマイナーサイクル内での制御則計算処理で用いられ
る定数をそれぞれ別々のメモリ番地にロードする定数ロ
ード手段とを具備する多チャンネルリアルタイム制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264416A JP2878696B2 (ja) | 1988-10-20 | 1988-10-20 | 多チャンネルリアルタイム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264416A JP2878696B2 (ja) | 1988-10-20 | 1988-10-20 | 多チャンネルリアルタイム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110712A true JPH02110712A (ja) | 1990-04-23 |
| JP2878696B2 JP2878696B2 (ja) | 1999-04-05 |
Family
ID=17402868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264416A Expired - Lifetime JP2878696B2 (ja) | 1988-10-20 | 1988-10-20 | 多チャンネルリアルタイム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878696B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225402A (ja) * | 1983-06-06 | 1984-12-18 | Hitachi Ltd | 遠方監視制御システムの自動制御方法 |
-
1988
- 1988-10-20 JP JP63264416A patent/JP2878696B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225402A (ja) * | 1983-06-06 | 1984-12-18 | Hitachi Ltd | 遠方監視制御システムの自動制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2878696B2 (ja) | 1999-04-05 |
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