JPH03161831A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は同じ演算命令でかつ同じデータでの演算を繰り
返して行なう演算装置に関するものであも 従来の技術 従来の演算装置は過去に行った演算で入力された演算命
令、データと同じ演算命令でかつ同じデータを入力した
場合でも再度演算を行なう。一太コンパイラで作戒した
プログラム内には配列要素のアドレス計算や構造体のメ
ンバのアドレス計算のように同じ演算を繰り返し行うこ
とが数多くある。このようなプログラムを従来の演算器
で実行する場合は同じ演算を繰り返し行っていも　また
これを回避するためコンパイラには同じ計算を最小にす
るような最適化するものかあも 以下に例を示す。最初の例は配列要素をスワップする手
順を示したものであも ｔｍｐ−ａｒｒａｙ［ｉ］； ａｒｒａｙ［ｉ］ヰａｒｒａｙ［ｊ］；ａｒｒａｙ［　
ｊ　コーｔｍｐ； ここでａｒｒａｙは配ＪＩＬｉ．ｊはａｒｒａｙの要素
を指定する変改ｔｍｐは一時的な変数である。この例で
は配列ａｒｒａｙのｉまたはｊの要素をアクセスする毎
にアドレス計算を行なっていも　通焦　このような処理
はｉ５ｊのループ内にあるのでプログラムの実行速度へ
の影響は犬きリｔ また　次の例は構造体のメンバをアクセスする例であも ｓｔｒｕｃｔ　Ｓ　（ ｉｎｔ　　ｍｌ； ｉｎｔ　　ｍ２； ｝Ｓ； ｓ．ｍ２−０； ｓ．ｍ２＋＋； ここでＳは２つの整数ｍｌ，ｍ２をメンバとして持つ構
造体であも　この例では構造体ＳのメンバｉＩ２をアク
セスする毎にＳのアドレスにｍ２のオフセットを加える
ためのアドレス計算を繰り返し行なっている。

以上の２つの例はプログラム中に通常よく使われている
ものであり、同じ演算が繰り返し行なわれていることに
なん 発明が解決しようとする課題 上記従来技術で（よ　過去に行った演算で入力された演
算命令、データと同じ演算命令でかつ同じデータを入力
した場合でも再度演算をするところに問題があも　コン
パイラで作威したプログラムは同じ演算を繰り返し行っ
ているため無駄が多く実行速度が遅Ｌ〜　また　コンパ
イラによって同じ演算を最小にするような最適化は処理
時間がかかるためコンパイラの負担が多くなり、コンパ
イル時間も多くなる。また　このような最適化を完全に
行うことは不可能である。

本発明は上述の問題点に鑑みてなされたちの衣同じ演算
命令でかつ同じデータでの演算を繰り返して行なう場合
、高速に演算できる演算装置を提供することを目的とす
も 課題を解決するための手段 本発明｛よ　上記課題を解決するために　演算命令とデ
ータを人力とし　演算結果を出力とする演算器と、前記
演算命令とデータをタグ入九　前記演算器の演算結果を
データ入力とし　ヒット信号とデータ出力を出力する連
想記憶装置と、前記連想記憶装置のヒット信号により前
記演算器の出力と前記連想記憶装置のデータ出力を選択
するセレクタ回路とを備えた演算装置である。

作用 本発明の演算装置は前記した構戒にすることにより、過
去に行った演算で入力された演算命令、データと同じ演
算命令でかつ同じデータを入力した場合、入力された演
算命令、データに対応する連想記憶装置の演算結果を出
力すも　そのた△コンパイラで作威したプログラムでも
同じ演算を繰り返し行うことがなくなり、実行速度が向
上すも　また　コンパイラによって同じ演算を最小にす
るような最適化が不要となるため高速なコンパイラを得
ることができも 実施例 第１図は本発明の一実施例における演算装置のブロック
図であも　第２図は本発明の一構戒要素である連想記憶
装置２のブロック図であも　第３図は本発明の動作例を
示すタイムチャートであも以下、第１は　第２図および
第３図を用いて説明すも 演算器１の演算が２マシンサイクル以上かかる場合、演
算命令入力端子から入力された演算命令１０とデータ入
力端子から入力されたデータｌ１は演算器ｌと連想記憶
装置２に入力される。演算器１ではデータｌ１に演算命
令１０を施し　演算結果１３を出力する。連想記憶装置
２では比較器２３を用いて人力データレジスタ２２に入
力された演算命令１０、データ１ｌとタグ部２１に記憶
している演算命令、データの比較をすも　第３図のｎは
演算命令ＩＯ、データ１１がタグ部の演算命令、データ
の中で一致するものがない場合であもこの場合（よ　比
較器２３はミスヒット信号ｌ５を出力する。ミスヒット
信号ｌ５はタグ部２１およびメモリ部２０に入力され演
算命令１０、データ１１をタグ部２１４．．　　演算器
出力結果１３をアドレス３０によりメモリ部２０に記憶
すん　またミスヒット信号１５はセレクタ回路３の制御
を行へ　セレクタ回路３の出力として演算器１の出力ｌ
３を選択する。

第３図のｎ＋ｉは演算命令ＩＯ、データ１ｌがタグ部２
１の演算命令、データの中で一致するものがある場合で
ある。この場合｛よ　連想記憶装置２はヒット信号ｌ５
及びデータｌ４を出力する。この出力データ１４はこの
時の入力データ１１に演算命令１０を施した演算結果で
ある。ヒット信号１５はセレクタ回路３の制御を行へ　
セレクタ回路３の出力として連想記憶装置２の出力ｌ４
を選択すも 演算が１マシンサイクルで終わる場合は連想記憶装置２
が出力を出す場合の１マシンサイクルと同じになるた吹
　演算器ｌの出力ｌ３と連想記憶装置２の出力ｌ４のど
ちらを選択してもよｌ，％以上の動作を行うこと玄　演
算装置１に同じ演算命令でかつ同じデータを繰り返し入
力をした場合、毎回演算を行うことはせず連想記憶装置
２のデータを出力するため高速な演算装置を得ることが
できる。従来の技術で示した配列の場合、配列ａｒｒａ
ｙの要素ｉのアドレスの計算が２＠．また要素ｊのアド
レス計算が２回の計４回になる。本発明の演算装置を用
いると、それぞれ１回になり計２回になる。通常このよ
うな配列のスワップはループ内にあるためかなりの処理
速度向上になる。また構造体の場合、構造体Ｓのメンバ
ｍ２のアクセスする毎に構造体Ｓのメンバｍ２のアドレ
スを計算すも　しかし　本発明の演算装置を用いること
により構造体Ｓのメンバｆｆｉ２のアドレス計算が１回
になり処理速度が向上すも 発明の効果 以上の説明から明らかなように　本発明の演算装置によ
れば　同じ演算でかつ同じデータを繰り返し入力した場
合、高速に出力結果を得ることができも　また　コンパ
イラにおいて同じ演算命令でかつ同じデータを繰り返し
演算している部分を最小にする最適化が不要になるため
コンパイラの負担が軽くなり、高速なコンパイラを得る
ことができる。

【図面の簡単な説明】

第ｌ図は本発明の一実施例における演算装置のブロック
は　第２図は本発明の一構戒要素である連想記憶装置の
ブロックは　第３図は本発明の一実施例における演算装
置の動作例を示すタイムチャート図であも ■・・・演算銖　２・・・連想記憶装［３・・・セレク
タ回区　ｌＯ・・・演算命令、　１１・・・デー久　ｌ
２・・・演算結果出九　ｌ３・・・演算器出九　１４・
・・データ出ｆｉ　　１５・・・ヒット／ミスヒット信
号、　２０・・・メモリ敵　２１・・・タグ敵　２２・
・・データレジス久　２３・・・比較沫　３０・・・ア
ドレ入

Claims (1)

【特許請求の範囲】
1. 演算器と連想記憶装置とセレクタ回路を有し、前記演算
   器の演算命令と前記演算器のデータが前記連想記憶装置
   のタグ入力に入力されるように接続され、前記演算器の
   出力が前記連想記憶装置のデータ入力及びセレクタ回路
   の第１の入力に接続され、前記連想記憶装置のデータ出
   力がセレクタの第２の入力に接続され、前記連想記憶装
   置のヒット信号がセレクタの制御入力に接続されたこと
   を特徴とする演算装置。