JPH02101846A - ディジタルｐｓｋ復調回路 - Google Patents
ディジタルｐｓｋ復調回路Info
- Publication number
- JPH02101846A JPH02101846A JP25291088A JP25291088A JPH02101846A JP H02101846 A JPH02101846 A JP H02101846A JP 25291088 A JP25291088 A JP 25291088A JP 25291088 A JP25291088 A JP 25291088A JP H02101846 A JPH02101846 A JP H02101846A
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- Japan
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- adder
- frequency
- multiplier
- output
- digital
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims 1
- 125000001261 isocyanato group Chemical group *N=C=O 0.000 description 5
- 238000005070 sampling Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000010408 sweeping Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はディジタル復調技術に関し、特に２相ディジタ
ルＰＳＫ復調回路に関する。
ルＰＳＫ復調回路に関する。
［従来の技術］
従来、この種の復調回路には、コスタスループを基本構
成としたディジタルＰＳＫ復調回路があり、第２図にそ
の例を示す。
成としたディジタルＰＳＫ復調回路があり、第２図にそ
の例を示す。
第２図において、１は低域通過フィルタ、２はＡ／Ｄ変
換器、３はディジタル乗算器、４は■ディジタル乗加算
器、５はＱディジタル乗加算器、６はスケーラ、７はＤ
／Ａ変換器、８はコスタスループ用第３ディジタル乗加
算器、９はＤＳＰ（ディジタル信号処理回路、以下ＤＳ
Ｐと略記する）、１０は余弦波発生部、１１は正弦波発
生部、１２はビットレート用ＮＧＯ（数値制御発振器、
以下ＮＧＯと略記する）、１３はサブキャリア用ＮＣ０
，１４は周波数シンセサイザ、１５はスケーラコントロ
ール部である。
換器、３はディジタル乗算器、４は■ディジタル乗加算
器、５はＱディジタル乗加算器、６はスケーラ、７はＤ
／Ａ変換器、８はコスタスループ用第３ディジタル乗加
算器、９はＤＳＰ（ディジタル信号処理回路、以下ＤＳ
Ｐと略記する）、１０は余弦波発生部、１１は正弦波発
生部、１２はビットレート用ＮＧＯ（数値制御発振器、
以下ＮＧＯと略記する）、１３はサブキャリア用ＮＣ０
，１４は周波数シンセサイザ、１５はスケーラコントロ
ール部である。
２相ＰＳＫ変調された信号は低域通過フィルタ１を通っ
てＳ／Ｎが改善された後、Ａ／Ｄ変換器２にてディジタ
ルデータに変換される。変換されたディジタルデータは
エディジタル乗加算器４とＱディジタル乗加算器５の出
力から検出したレベル情報と乗算を行ないレベル調整を
行なう。このレベル：Ａａされたデータは、■ディジタ
ル乗加算器４とＱディジタル乗加算器５でそれぞれ正弦
波情報、余弦波情報と乗算が行われ、更に加算が行われ
る。■ディジタル乗加算器４の出力はスケーラ６を通っ
て、コスタスループ用第３ディジタル乗加算器８に入力
される。■ディジタル乗加算器４の出力はまた、Ｄ／Ａ
変換器７を通してＰＳＫ復調出力となる。Ｑディジタル
乗加算器５の出力は直接、コスタスループ用第３ディジ
タル乗加算器８に入力する。ここで、スケーラ６は、コ
スタスループ用第３ディジタル乗加算器８からの出力を
ＤＳＰ９が取り込める程度まで遅くするため、加算する
場合、この乗加算器のオーバーフローを防止するための
ものである。コスタスループ用第３ディジタル乗加算器
８の出力はＤＳＰ９へ取り込まれ、ＤＳＰ９はループフ
ィルタの処理を行なった後、とットレート用ＮＣＯ１２
、サブキャリア用ＮＣ０１３に周波数誤差データとして
制御用データを設定する。両ＮＣＯ１２，１３のデータ
は、ＤＳＰ９からの周波数制御データとともに余弦波発
生部１０、正弦波発生部１１へ出力される。
てＳ／Ｎが改善された後、Ａ／Ｄ変換器２にてディジタ
ルデータに変換される。変換されたディジタルデータは
エディジタル乗加算器４とＱディジタル乗加算器５の出
力から検出したレベル情報と乗算を行ないレベル調整を
行なう。このレベル：Ａａされたデータは、■ディジタ
ル乗加算器４とＱディジタル乗加算器５でそれぞれ正弦
波情報、余弦波情報と乗算が行われ、更に加算が行われ
る。■ディジタル乗加算器４の出力はスケーラ６を通っ
て、コスタスループ用第３ディジタル乗加算器８に入力
される。■ディジタル乗加算器４の出力はまた、Ｄ／Ａ
変換器７を通してＰＳＫ復調出力となる。Ｑディジタル
乗加算器５の出力は直接、コスタスループ用第３ディジ
タル乗加算器８に入力する。ここで、スケーラ６は、コ
スタスループ用第３ディジタル乗加算器８からの出力を
ＤＳＰ９が取り込める程度まで遅くするため、加算する
場合、この乗加算器のオーバーフローを防止するための
ものである。コスタスループ用第３ディジタル乗加算器
８の出力はＤＳＰ９へ取り込まれ、ＤＳＰ９はループフ
ィルタの処理を行なった後、とットレート用ＮＣＯ１２
、サブキャリア用ＮＣ０１３に周波数誤差データとして
制御用データを設定する。両ＮＣＯ１２，１３のデータ
は、ＤＳＰ９からの周波数制御データとともに余弦波発
生部１０、正弦波発生部１１へ出力される。
正弦波発生部１１、余弦波発生部１０の出力はそれぞれ
、■ディジタル乗加算器４とＱデ′イジタル乗加算器５
へ出力される。周波数シンセサイザ１４は、ＤＳＰ９か
らサブキャリア周波数情報を受けてＡ／Ｄサンプリング
用クコクロック力すると共に、とットレート用ＮＣＯ１
２、サブキャリア用ＮＣ０１３にもクロックを出力する
。
、■ディジタル乗加算器４とＱデ′イジタル乗加算器５
へ出力される。周波数シンセサイザ１４は、ＤＳＰ９か
らサブキャリア周波数情報を受けてＡ／Ｄサンプリング
用クコクロック力すると共に、とットレート用ＮＣＯ１
２、サブキャリア用ＮＣ０１３にもクロックを出力する
。
［発明が解決しようとする課題〕
上述した従来のディジタルＰＳＫ復調回路は、基本的ニ
はディジタルＰＬＬループにより動作するため、サブキ
ャリア周波数捕捉範囲が非常に狭い範囲に限られてしま
う欠点があった。また、サブキャリア周波数捕捉時の動
作としては、ＤＳＰに搭載されているプログラムによっ
てスイープするために擬似捕捉という問題が避けられな
かった。
はディジタルＰＬＬループにより動作するため、サブキ
ャリア周波数捕捉範囲が非常に狭い範囲に限られてしま
う欠点があった。また、サブキャリア周波数捕捉時の動
作としては、ＤＳＰに搭載されているプログラムによっ
てスイープするために擬似捕捉という問題が避けられな
かった。
［課題を解決するための手段］
本発明のディジタルＰＳＫ復調回路は、Ｉディジタル乗
加算器の出力及びＱディジタル乗加算器の出力を取り込
む周波数弁別器を有し、該周波数弁別器より得られる周
波数エラー情報をＤＳＰが取り込んでサブキャリア用Ｎ
ＧＯを制御するようにしたことを特徴とする。
加算器の出力及びＱディジタル乗加算器の出力を取り込
む周波数弁別器を有し、該周波数弁別器より得られる周
波数エラー情報をＤＳＰが取り込んでサブキャリア用Ｎ
ＧＯを制御するようにしたことを特徴とする。
［実施例］
第１図を参照して本発明の一実施例を説明する。
第１図中、第２図と同じ部分には同一番号を付し、説明
は省略する。本発明では、Ｉディジタル乗加算器４の出
力とＱディジタル乗加算器５の出力とを入力とする周波
数弁別器１６を設け、この出力をＤＳＰ９に接続してい
る。
は省略する。本発明では、Ｉディジタル乗加算器４の出
力とＱディジタル乗加算器５の出力とを入力とする周波
数弁別器１６を設け、この出力をＤＳＰ９に接続してい
る。
２相ＰＳＫ変調された信号は低域通過フィルタ１を通っ
てＳ／Ｎが改善された後、Ａ／Ｄ変換器２にてディジタ
ルデータに変換される。変換されたディジタルデータは
Ｉディジタル乗加算器４とＱディジタル乗加算器５の出
力から検出したレベル情報と乗算を行ないレベル調整を
行なう。このレベル調整されたデータは、■ディジタル
乗加算器４とＱディジタル乗加算器５でそれぞれ正弦波
情報、余弦波情報と乗算が行われ、更に加算が行われる
。■ディジタル乗加算器４の出力はスケーラ６を通って
、コスタスループ用第３ディジタル乗加算器８に入力さ
れる。■ディジタル乗加算器４の出力はまた、Ｄ／Ａ変
換器７を通してＰＳＫ復調出力となる。Ｑディジタル乗
加算器５の出力は直接、コスタスループ用第３ディジタ
ル乗加算器８に入力する。ここで、スケーラ６は、コス
タスループ用第３ディジタル乗加算器８からの出力をＤ
ＳＰ９が取り込める程度まで遅くするため、加算する場
合、この乗加算器のオーバーフローを防止するためのも
のである。コスタスループ用第３ディジタル乗加算器８
の出力はＤＳＰ９へ取り込まれ、ＤＳＰ９はループフィ
ルタの処理を行なった後、ビットレート用ＮＣＯ１２、
サブキャリア用ＮＣ０１３に周波数誤差データとして制
御用データを設定する。両ＮＣＯ１２，１３のデータは
、ＤＳＰ９からの周波数制御データとともに余弦波発生
部１０、正弦波発生部１１へ出力される。
てＳ／Ｎが改善された後、Ａ／Ｄ変換器２にてディジタ
ルデータに変換される。変換されたディジタルデータは
Ｉディジタル乗加算器４とＱディジタル乗加算器５の出
力から検出したレベル情報と乗算を行ないレベル調整を
行なう。このレベル調整されたデータは、■ディジタル
乗加算器４とＱディジタル乗加算器５でそれぞれ正弦波
情報、余弦波情報と乗算が行われ、更に加算が行われる
。■ディジタル乗加算器４の出力はスケーラ６を通って
、コスタスループ用第３ディジタル乗加算器８に入力さ
れる。■ディジタル乗加算器４の出力はまた、Ｄ／Ａ変
換器７を通してＰＳＫ復調出力となる。Ｑディジタル乗
加算器５の出力は直接、コスタスループ用第３ディジタ
ル乗加算器８に入力する。ここで、スケーラ６は、コス
タスループ用第３ディジタル乗加算器８からの出力をＤ
ＳＰ９が取り込める程度まで遅くするため、加算する場
合、この乗加算器のオーバーフローを防止するためのも
のである。コスタスループ用第３ディジタル乗加算器８
の出力はＤＳＰ９へ取り込まれ、ＤＳＰ９はループフィ
ルタの処理を行なった後、ビットレート用ＮＣＯ１２、
サブキャリア用ＮＣ０１３に周波数誤差データとして制
御用データを設定する。両ＮＣＯ１２，１３のデータは
、ＤＳＰ９からの周波数制御データとともに余弦波発生
部１０、正弦波発生部１１へ出力される。
正弦波発生部１１、余弦波発生部１０の出力はそれぞれ
、Ｉディジタル乗加算器４とＱディジタル乗加算器５へ
出力される。周波数シンセサイザ１４はＤＳＰ９からサ
ブキャリア周波数情報を受けてＡ／Ｄ変換器２にＡ／Ｄ
サンプリング用クロツクを出力すると共に、ビットレー
ト用ＮＣＯ１２、サブキャリア用ＮＣ０１３にもクロッ
クを出力する。
、Ｉディジタル乗加算器４とＱディジタル乗加算器５へ
出力される。周波数シンセサイザ１４はＤＳＰ９からサ
ブキャリア周波数情報を受けてＡ／Ｄ変換器２にＡ／Ｄ
サンプリング用クロツクを出力すると共に、ビットレー
ト用ＮＣＯ１２、サブキャリア用ＮＣ０１３にもクロッ
クを出力する。
サブキャリア周波数捕捉時は、■ディジタル乗加算器４
、Ｑディジタル乗加算器５から出力された位相エラー情
報が周波数弁別器１６によって周波数エラー情報に変換
され、ＤＳＰ９に出力される。ＤＳＰ９はこの周波数エ
ラー情報に基づいてサブキャリア用ＮＣ０１３を制御し
、サブキャリア周波数にかなり近いところまで制御した
後、ＤＳＰ９のプログラムによってディジタルＰＬＬル
ープ動作に移行し、最終的にサブキャリア周波数を捕捉
する。
、Ｑディジタル乗加算器５から出力された位相エラー情
報が周波数弁別器１６によって周波数エラー情報に変換
され、ＤＳＰ９に出力される。ＤＳＰ９はこの周波数エ
ラー情報に基づいてサブキャリア用ＮＣ０１３を制御し
、サブキャリア周波数にかなり近いところまで制御した
後、ＤＳＰ９のプログラムによってディジタルＰＬＬル
ープ動作に移行し、最終的にサブキャリア周波数を捕捉
する。
［発明の効果］
以上説明したように本発明は、従来のディジタルＰＳＫ
復調回路に周波数弁別器を付加することにより、サブキ
ャリア周波数を広い範囲において捕捉することができ、
かつＤＳＰに搭載されているプログラムによるサブキャ
リア周波数をスィーブする動作が不要になるので、サブ
キャリア擬似捕捉という問題を解決できる。
復調回路に周波数弁別器を付加することにより、サブキ
ャリア周波数を広い範囲において捕捉することができ、
かつＤＳＰに搭載されているプログラムによるサブキャ
リア周波数をスィーブする動作が不要になるので、サブ
キャリア擬似捕捉という問題を解決できる。
第１図は本発明のディジタルＰＳＫ復調回路のブロック
図、第２図は従来のディジタルＰＳＫ復調回路のブロッ
ク図。 １・・・低域通過フィルタ、２・・・Ａ／Ｄ変換器、３
・・・ディジタル乗算器、４・・・■ディジタル乗加算
器、５・・・Ｑディジタル乗加算器、６・・・スケーラ
、７・・・Ｄ／Ａ変換器、８・・・コスタスループ用第
３ディジタル乗加算器、９・・・ＤＳＰ、１０・・・余
弦波発生部、１１・・・正弦波発生部、１２・・・ビッ
トレート用ＮＣ０，１３・・・サブキャリア用ＮＣ０，
１４・・・周波数シンセサイザ、１５・・・スケーラコ
ントロール部、１６・・・周波数弁別器。
図、第２図は従来のディジタルＰＳＫ復調回路のブロッ
ク図。 １・・・低域通過フィルタ、２・・・Ａ／Ｄ変換器、３
・・・ディジタル乗算器、４・・・■ディジタル乗加算
器、５・・・Ｑディジタル乗加算器、６・・・スケーラ
、７・・・Ｄ／Ａ変換器、８・・・コスタスループ用第
３ディジタル乗加算器、９・・・ＤＳＰ、１０・・・余
弦波発生部、１１・・・正弦波発生部、１２・・・ビッ
トレート用ＮＣ０，１３・・・サブキャリア用ＮＣ０，
１４・・・周波数シンセサイザ、１５・・・スケーラコ
ントロール部、１６・・・周波数弁別器。
Claims (1)
- １、位相検波用のＩディジタル乗加算手段及びＱディジ
タル乗加算手段の出力を入力とする周波数弁別器を設け
、該周波数弁別器より得られる周波数誤差情報をディジ
タル信号処理回路へ出力するようにしたことを特徴とす
るディジタルＰＳＫ復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25291088A JPH02101846A (ja) | 1988-10-08 | 1988-10-08 | ディジタルｐｓｋ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25291088A JPH02101846A (ja) | 1988-10-08 | 1988-10-08 | ディジタルｐｓｋ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101846A true JPH02101846A (ja) | 1990-04-13 |
Family
ID=17243870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25291088A Pending JPH02101846A (ja) | 1988-10-08 | 1988-10-08 | ディジタルｐｓｋ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101846A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56154860A (en) * | 1980-04-30 | 1981-11-30 | Fujitsu Ltd | Detection system for frequency difference signal |
| JPS5911058A (ja) * | 1982-07-09 | 1984-01-20 | Nec Corp | 同期検波回路 |
-
1988
- 1988-10-08 JP JP25291088A patent/JPH02101846A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56154860A (en) * | 1980-04-30 | 1981-11-30 | Fujitsu Ltd | Detection system for frequency difference signal |
| JPS5911058A (ja) * | 1982-07-09 | 1984-01-20 | Nec Corp | 同期検波回路 |
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