JPH0196745A - メモリアドレス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野〕 本発明はメモリアドレス発生装置に関する。この種装置
は、ディジタルコピー機におけるバッファメモリのアド
レスカウンタ、プリンタ等、複数ヘッド同時印字の場合
のデータディレィメモリ用アドレスカウンタとして用い
られる。

〔従来技術〕

データディレィ用のバッファメモリの場合、メモリをラ
ンダムにアクセスすることはなく、常にビデオレートで
シーケンシャルにアクセスしていくので、アドレスカウ
ンタとしてはアドレス値にはそれ程こだわらずにディレ
ィ分のみカウントするものであれば良い、今、ｌライン
のデータ数がｎでｍラインデータを遅らせたい場合には
、アドレスマツプを第１Ａ図のようにし、ｍｘｎ進カウ
ンタを作れば良く、そのために第２図に示すようなカウ
ンタを使っていた。ここで２０１はカウンタ、２０２は
比較器、２０３はディレィ容量カウント数を示す。

しかし、このカウンタの場合、第１Ｂ図に示すように２
ライン目の最後のアドレスにエラーがおこった場合、２
ライン目以降すべてのラインにエラーが拡がってしまい
、思わしくなかった（ハツチングの部分がすべてエラー
となる）。

エラーの拡がりを防ぐために１ライン毎に主走査カウン
タをリセットするようなカウンタを使い、主走査カウン
タ、副走査カウンタ２つからアドレスを発生させるよう
な方法（第３図）にすると、１ラインのデータ数が２１
で表せないと第４図のハツチング部分だけ余分にメモリ
容量が必要になってくる（全体としてｍ　Ｘ　２　＋＋
容量が必要となる）。

第３図において３０１はラインカウンタ、３０２はカラ
ムカウンタ、３０３は比較器、３０４はディレィライン
数を表す。

〔目的〕

本発明は上記従来技４１７の欠点を解消し、データディ
レィ用バッファメモリのアドレス発生装置において、メ
モリ容量を最小限に押さえると共に、カウントエラーが
起ごった場合、エラーが起こったライン内で補正を加え
ることにより、誤差の拡がりをストップさせることを目
的とする。

〔構成〕

そのために本発明は、ライン信号をカウントするライン
カウンタ、そのラインカウンタの出力がある値になった
ときのみリセットがかかるようにしたライン設定器及び
比較器、ラインカウンタの出力に従って、メモリのライ
ン先頭アドレスを発生させる発生器、そのライン先頭ア
ドレスをライン信号を使いロードし、それ以外はカラム
信号でカウントを行うアドレスカウンタを有するもので
ある。

本発明のブロックダイアダラムを第５図に示す。

主走査クロック（−ＰＳＴＢ）とラインクロック（ＬＳ
ＹＮＣ）とをカウントするカウンタ５０１と５０２を持
ち、アドレスを直接発生させる手段は主走査カウンタ５
０１である。副走査のラインカウンタ５０２は、ディレ
ィすべきライン斂５０３と比較器５０４で比較され、イ
コールになったときのみクリアされるようになっている
。またその出力に応じてそのラインの先頭アドレスを発
生させる回路５０５を持ち、その出力値はラインの先頭
で主走査カウンタ５０１にロードされ、主走査クロック
（−ＰＳＴＢ）に従ってカウントを繰り返す、これによ
りカウントエラーが起こっても、次のラインに入った時
に、正しい値がロードされるので、エラーが拡がるのを
防止できる。

この発明を具体化した回路例を第６図に、その回路での
タイミングチャートを第７図に示す、金主走査方向の有
効画素データ数をＡ３タテ方向、ディレィさせるべき間
隔を２００ミリとし、ミリ１６線のプリンタを考えると
、 アドレスカウンタとして（２９７ｘ１６）ｘ　（２０Ｑ
ｘ１６）＝１５．２０６，４００ ラインカウンタとして２００Ｘ１６−３２００進のカウ
ンタを作らなければいけない。

第６図の回路図に戻って、ライン数設定スイッチ６０１
には、２００Ｘ１６−３２０００１回０１１００　１０
００　００００　（２１であり、カウントは０から始ま
るので１引いて０　１１００　０１１１　１１１１（２
）をセットしておく、副走査カウンタの出力に従って予
めそのラインの先頭アドレスを出力するテーブル６０３
の結果をＬＳＹＮＣのローでアドレスカウンタ６０４に
ロードする。

後はＰＳＴＢの立ち上がりでアドレスカウンタ６０４が
カウントアツプを行い、メモリのアドレスを発生させる
。所望のライン数、副走査カウンタ６０２でカウントを
行うと、比較器６０５からクリア信号が出力され０から
カウントを繰り返す。

こうすることにより、第７［ｍのタイミングチャートで
示したように、ＰＳＴＢが２クロツク欠落したために、
アドレスが４７５２であるべきところが４７５０になっ
てしまい、このまま続けてしまうと次のラインもアドレ
ス２つ前をアクセスしてしまうが、ライレの先頭で正し
い値をアドレスカウンタにロードしてあげることにより
、エラーをここでストップさせていることになる。

尚、ＬＳＹＮＣはライン同期の信号であり、ラインの先
頭でＰＳＴＢ数クロッり分、ローレベルでそれ以外はハ
イレベルを保っている。またＰＳＴＢはビデオレートの
信号であり、ＬＳＹＮＣのローと次のＬＳＹＮＣのロー
の間に立ち上がりが有効画素数分くる信号（本実施例で
の場合、２９７Ｘ１６−４７５２クロツク）であり、Ｌ
ＳＹＮＣのローからＰＳＴＢの始めの立ち上がりまでは
数十クロック程度、ＰＳＴＢの最後の立ち上がりから次
のＬＳＹＮＣのローまでも数十クロック程［ＰＳＴＢが
ローハイしない部分をもっている。

、第８図は第５図のライン先頭アドレス発生器５０５に
値する回路として、第６図のロム６０３を考えた場合の
ロムメモリマツプを示す。

アドレスは０〜３１９９Ｑｍであるので、００００（Ｈ
）〜０Ｃ７Ｆ（Ｈ）、 データは０を基準として４７５２クロツクから足して行
けば良イノで４７５２ＱＩｌ−１２９０（Ｈ）を０００
０（Ｈ）から足して行き、データを得る。

〔効果〕

以上、本発明によれば、実際にメモリアドレスを発生さ
せるカウンタのクロックはカラ１１信号であるのでライ
ンをまたがった場合にもアドレスを連続に発生させるこ
とができるので、メモリを最小に押さえることができる
。それと共にライン毎に正確なアドレス値をカウンタに
ロードすることにより、エラーが起こった場合にも吹の
ラインにまで影響を及ぼすことがなくなるので、画像ず
れ等を最小に押さえることができる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図はアドレスマツプを示す図、第２図
、第３図は従来例に係るカウンタ部分のブロック図、第
４図は同、アドレスマツプを示す図、第５図は本発明の
ブロックダイヤグラムを示す図、第６図は同、一実施例
に係る回路図、第７図はそのタイミングチャート、第８
図はロムメモリマツプを示す図である。 ５０２．６０２・・・ラインカウンタ、５０３．６０１
・・・ライン設定器、５０４，６０５・・・比較器、５
０５．６０３・・・ライン先頭アドレス発生器、５０１
．６０４・・・アドレスカウンタ。 −利ｎｑ仲ａ ｉ刊刺換Ｊ 第２図 第４図 王、？責方頗 、　　　　　　　　　２ｂ 第５図 （ＰＳＴＢ） 第８図

Claims (1)

【特許請求の範囲】
1. データをディレイさせるためのバッファメモリにおいて
   、ライン信号をカウントするラインカウンタ、そのライ
   ンカウンタの出力がある値になつたときのみリセットが
   かかるようにしたライン設定器及び比較器、ラインカウ
   ンタの出力に従つて、メモリのライン先頭アドレスを発
   生させる発生器、そのライン先頭アドレスをライン信号
   を使いロードし、それ以外はカラム信号でカウントを行
   うアドレスカウンタを有することを特徴とするメモリア
   ドレス発生装置。