JPH0193158A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0193158A JPH0193158A JP62252053A JP25205387A JPH0193158A JP H0193158 A JPH0193158 A JP H0193158A JP 62252053 A JP62252053 A JP 62252053A JP 25205387 A JP25205387 A JP 25205387A JP H0193158 A JPH0193158 A JP H0193158A
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- pads
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000012360 testing method Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 241000981595 Zoysia japonica Species 0.000 description 2
- 241000102542 Kara Species 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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-
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リングオシレータ回路を含む半導体集積回路
に関し、特にそのチップ内に効率良く配置する構造に関
する。
に関し、特にそのチップ内に効率良く配置する構造に関
する。
一般に、リングオシレータは、第４図の回路図に示すよ
うに、インバータ回路１を直列に３段（奇数設）接続し
、最終段の出力を初段の人力に帰還することによシ構取
される。インバーター段当たりの遅延時間をｔＤ９段数
をｎとするとリングオシレータは次式の周波数ｆで発振
する。
うに、インバータ回路１を直列に３段（奇数設）接続し
、最終段の出力を初段の人力に帰還することによシ構取
される。インバーター段当たりの遅延時間をｔＤ９段数
をｎとするとリングオシレータは次式の周波数ｆで発振
する。
すなわち、個々のイノバータの速度は高速でも。
段数ｎｆ多くとれば発嶽周波数は低くなるので、このリ
ングオシレータを半導体集積回路内に設けておけば、高
速半導体集積回路の性能（速度）全低速の試験器で試す
ことが可能である。このリングオシレータの低周波の発
幾周波数全測定することにより、高速半導体集積回路の
真の速度全試験することが可能である。このため高速半
導体素子のウェハー段階などでの評価、検査において、
試験器の性能上、コスト上等の理由から高速試験が不可
罷な場合にはこのリングオシレータ回路を設けておくこ
とが非常に有効である。
ングオシレータを半導体集積回路内に設けておけば、高
速半導体集積回路の性能（速度）全低速の試験器で試す
ことが可能である。このリングオシレータの低周波の発
幾周波数全測定することにより、高速半導体集積回路の
真の速度全試験することが可能である。このため高速半
導体素子のウェハー段階などでの評価、検査において、
試験器の性能上、コスト上等の理由から高速試験が不可
罷な場合にはこのリングオシレータ回路を設けておくこ
とが非常に有効である。
このリングオシレータ全構成するインバータ回路は、例
えば第５図に示す回路がある。この回路は、バイポーラ
のＥＣＬ論理回路であるが、他のＭＯ８回路形式でも同
様に構成される。この回路は、トランジスタＱ！〜Ｑ３
、抵抗ｋＬ１〜Ｒ４で構成され、入力端子１１．出力
端子１２．接地端子１３ 、 ’ｆｌ’ｌＲ（Ｖｇｇ）
端子１４および基準電圧（ＶＢＢ）端子１５が設けられ
ている。このインバータ回路を第４図のように接続した
場合、リングオシレータ内蔵半導体集積回路の平面図は
、第３図に示すようになる。
えば第５図に示す回路がある。この回路は、バイポーラ
のＥＣＬ論理回路であるが、他のＭＯ８回路形式でも同
様に構成される。この回路は、トランジスタＱ！〜Ｑ３
、抵抗ｋＬ１〜Ｒ４で構成され、入力端子１１．出力
端子１２．接地端子１３ 、 ’ｆｌ’ｌＲ（Ｖｇｇ）
端子１４および基準電圧（ＶＢＢ）端子１５が設けられ
ている。このインバータ回路を第４図のように接続した
場合、リングオシレータ内蔵半導体集積回路の平面図は
、第３図に示すようになる。
第３図の集積１１ｇ１ｆ６７において、本来の目的であ
る回路６のスペースの一部にインバータ回路１ｔ−３個
配置し、これらを第１層配線３１〜３３．第２層配線４
．４１およびスルーホール５で相互接続し、かつパッド
２１，２２．２３よシおのおのＧＮＬ）、ＶＢＢ（レフ
ァレンス電位） ｍ ＶＢｇ電位全供給する配置となっ
ている。なお、回路６は各パッド２から接続されている
。
る回路６のスペースの一部にインバータ回路１ｔ−３個
配置し、これらを第１層配線３１〜３３．第２層配線４
．４１およびスルーホール５で相互接続し、かつパッド
２１，２２．２３よシおのおのＧＮＬ）、ＶＢＢ（レフ
ァレンス電位） ｍ ＶＢｇ電位全供給する配置となっ
ている。なお、回路６は各パッド２から接続されている
。
上述した従来のリングオシレータ内蔵半導体集積回路に
お匹ては、本来の回路６のスペースの一部に、本来の目
的ではないリングオシレータ全配置しているため、その
分チップサイズが大きくな）非効率的であるという欠点
を有する。
お匹ては、本来の回路６のスペースの一部に、本来の目
的ではないリングオシレータ全配置しているため、その
分チップサイズが大きくな）非効率的であるという欠点
を有する。
不発明の目的は、このような欠点を除き、リングオシレ
ータを効率的に配置できるようにした半導体集積回路を
提供することにある。
ータを効率的に配置できるようにした半導体集積回路を
提供することにある。
本発明の構成は、複数個のパッドおよび少なくとも第１
および第２の各配線層を有する半導体集積回路において
、前記パッドの一部の下部の配紛層に複数個のインバー
タ回路を設け、これらインバータ回路によυ試験用リン
グオシレーメ全構成したことを特徴とする。
および第２の各配線層を有する半導体集積回路において
、前記パッドの一部の下部の配紛層に複数個のインバー
タ回路を設け、これらインバータ回路によυ試験用リン
グオシレーメ全構成したことを特徴とする。
次に図面によシ本発明の詳細な説明する。
第１図は本発明の一実施例のリングオシレータ内蔵半導
体集積回路の平面図を示す。図に２いて、第２層配線４
で形成された３個の信号パッド２１の下部にインバータ
回Ｍｌが３個配置され、これらインバータｌを第１層配
線３を用いて相互接続している。すなわち、インバータ
ｌと接続される第１層配線（３）は、信号配線３１．電
源ｖｇｇ配線３２゜レファレンス電源ＶＢＢ配線３３が
それぞれ信号パッド２１．電源パッド２４．レファレン
スパッド２３からスルーホール５を介して接続され、接
地配線４１′ｅ含む第２層配線４は接地パッド２２およ
び各パッド２と接続されている。また、パッド２２ ＊
２３−２４ カラ各々接地＠ ＶＢＢ −ＶＥＩ Ｎ
位を供給する配置となっており、またパッド２１は回
路６用としても用いられる。
体集積回路の平面図を示す。図に２いて、第２層配線４
で形成された３個の信号パッド２１の下部にインバータ
回Ｍｌが３個配置され、これらインバータｌを第１層配
線３を用いて相互接続している。すなわち、インバータ
ｌと接続される第１層配線（３）は、信号配線３１．電
源ｖｇｇ配線３２゜レファレンス電源ＶＢＢ配線３３が
それぞれ信号パッド２１．電源パッド２４．レファレン
スパッド２３からスルーホール５を介して接続され、接
地配線４１′ｅ含む第２層配線４は接地パッド２２およ
び各パッド２と接続されている。また、パッド２２ ＊
２３−２４ カラ各々接地＠ ＶＢＢ −ＶＥＩ Ｎ
位を供給する配置となっており、またパッド２１は回
路６用としても用いられる。
このように本実施例は、インバータ１をパッド２の下の
第１層に実装しているため、回路６の実装領域が充分に
確保できる。
第１層に実装しているため、回路６の実装領域が充分に
確保できる。
第２図は本発明の第２の実施例の平面図である６本実施
例は、第６図の回路図に示したにＭ（Ｊ ８のイ ４
ンパ一タ回路１を用いたものである。本実施例は、ＣＭ
（Ｊ ｉＭ型インバータ１であるため電源ＶＤＤ用の電
像ハツト２５および接地パッド２２はあるが、ＲＥＦ用
端子１５のパッド２３がない場合を示している。他の構
成は、第１の実施例と同様であるが、第１の実施例の接
地パッド２２．電源ＶＢＢパッド２４の代シに、電掠Ｖ
ＤＤハツト２５．接地パッド２６が用いられている。
例は、第６図の回路図に示したにＭ（Ｊ ８のイ ４
ンパ一タ回路１を用いたものである。本実施例は、ＣＭ
（Ｊ ｉＭ型インバータ１であるため電源ＶＤＤ用の電
像ハツト２５および接地パッド２２はあるが、ＲＥＦ用
端子１５のパッド２３がない場合を示している。他の構
成は、第１の実施例と同様であるが、第１の実施例の接
地パッド２２．電源ＶＢＢパッド２４の代シに、電掠Ｖ
ＤＤハツト２５．接地パッド２６が用いられている。
以上の説明で明らかなように、本発明による半導体集積
回路においては、豪数個のパッドの一部の下部に複数個
のインバータ回路を設け、これらのインバータ回路を用
いて、リングオシレータを構成することによシ、配置ス
ペースをより効率的に用いたシ、チップサイズを小さく
することが可能であるという効果がある。
回路においては、豪数個のパッドの一部の下部に複数個
のインバータ回路を設け、これらのインバータ回路を用
いて、リングオシレータを構成することによシ、配置ス
ペースをより効率的に用いたシ、チップサイズを小さく
することが可能であるという効果がある。
なお、本発明は特にチップサイズが小さく、かつ速度が
高速である半導体集積回路に有効である。
高速である半導体集積回路に有効である。
【図面の簡単な説明】
第１図、第２図は本発明の第１および第２の実施例のリ
ングオシレータ内蔵半導体乗積回路の平面図、第３図は
従来のリングオシレータ内蔵半導体集積回路の一例の平
面図、第４図は一般のりノグオシレータの回路図、第５
図、第６図はバイポーラおよび（、’ＭＯ８のインバー
タ回路の例を示す回路図である。 １・・・インバータ回路、２・・・パッド、２１・・・
信号パラ）’、２２．２６・・・接地ハツト、２３・・
・レファレンスパッド、２４．２５・・・電源パッド、
３・・・第１層配線、３１・・・信号配線、３２・・・
電源配線、お・・・レファレンス配線、４・・・第２層
配線、４１・・・接地配線、５・・・スルーホール、６
・・・回路、７・・・集積回路、１１・・・入力端子、
】２・・・出力端子、１３・・・接地端子、１４．１６
・・・電源端子、１５・・・レファレンス端子。 代理人 弁理士 内 原 晋 Ｏつ 駅 手続補“正置 く自発） １．事件の表示 昭和６２年特許願第２５２０５３号２
、発明の名称 半導体集積回路 ３、補正をする者 事件との関係 出 願 大佐 所
東京都港区芝五丁目３３番１号名 称 （４２３
） 日本電気株式会社代表者 関本忠弘 ４、代理人 住 所 〒１０８東京都港区芝五丁目３７番８号住友三
田ビル （連絡先 日本電気株式会社 特許部）５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 「第１層配線３は、信号配線３１が３個のインバータ１
の間に接続され、電源Ｖ０配線３２．レファレンス電源
ｖｎ配線３３がそれぞれ電源パッド」 （２）明細書５頁１３行目「の第１層」を削除する。
ングオシレータ内蔵半導体乗積回路の平面図、第３図は
従来のリングオシレータ内蔵半導体集積回路の一例の平
面図、第４図は一般のりノグオシレータの回路図、第５
図、第６図はバイポーラおよび（、’ＭＯ８のインバー
タ回路の例を示す回路図である。 １・・・インバータ回路、２・・・パッド、２１・・・
信号パラ）’、２２．２６・・・接地ハツト、２３・・
・レファレンスパッド、２４．２５・・・電源パッド、
３・・・第１層配線、３１・・・信号配線、３２・・・
電源配線、お・・・レファレンス配線、４・・・第２層
配線、４１・・・接地配線、５・・・スルーホール、６
・・・回路、７・・・集積回路、１１・・・入力端子、
】２・・・出力端子、１３・・・接地端子、１４．１６
・・・電源端子、１５・・・レファレンス端子。 代理人 弁理士 内 原 晋 Ｏつ 駅 手続補“正置 く自発） １．事件の表示 昭和６２年特許願第２５２０５３号２
、発明の名称 半導体集積回路 ３、補正をする者 事件との関係 出 願 大佐 所
東京都港区芝五丁目３３番１号名 称 （４２３
） 日本電気株式会社代表者 関本忠弘 ４、代理人 住 所 〒１０８東京都港区芝五丁目３７番８号住友三
田ビル （連絡先 日本電気株式会社 特許部）５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 「第１層配線３は、信号配線３１が３個のインバータ１
の間に接続され、電源Ｖ０配線３２．レファレンス電源
ｖｎ配線３３がそれぞれ電源パッド」 （２）明細書５頁１３行目「の第１層」を削除する。
Claims (1)
- 複数個のパッドおよび少なくとも第１および第２の各
配線層を有する半導体集積回路において、前記パッドの
一部の下部の配線層に複数個のインバータ回路を設け、
これらインバータ回路により試験用リングオシレータを
構成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252053A JPH0193158A (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252053A JPH0193158A (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193158A true JPH0193158A (ja) | 1989-04-12 |
Family
ID=17231912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252053A Pending JPH0193158A (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923048A (en) * | 1996-05-30 | 1999-07-13 | Nec Corporation | Semiconductor integrated circuit device with test element |
| JP2009248666A (ja) * | 2008-04-03 | 2009-10-29 | Honda Motor Co Ltd | ステアリングホイールの振動低減構造 |
| JP2016021586A (ja) * | 2015-09-07 | 2016-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1987
- 1987-10-05 JP JP62252053A patent/JPH0193158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923048A (en) * | 1996-05-30 | 1999-07-13 | Nec Corporation | Semiconductor integrated circuit device with test element |
| JP2009248666A (ja) * | 2008-04-03 | 2009-10-29 | Honda Motor Co Ltd | ステアリングホイールの振動低減構造 |
| JP2016021586A (ja) * | 2015-09-07 | 2016-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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