JPH0653322A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0653322A JPH0653322A JP4206364A JP20636492A JPH0653322A JP H0653322 A JPH0653322 A JP H0653322A JP 4206364 A JP4206364 A JP 4206364A JP 20636492 A JP20636492 A JP 20636492A JP H0653322 A JPH0653322 A JP H0653322A
- Authority
- JP
- Japan
- Prior art keywords
- line
- power supply
- analog
- pad
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】アナログ回路を内蔵するセミカスタムＬＳＩの
アナログ回路の動作安定化のために分離して設ける電源
ラインに接続する電極パッドの位置をセミカスタム品の
一般的な電源パッドと共通にして量産上の設備類を共通
使用できるように考慮する。 【構成】アナログ回路ブロック３に供給するアナログ用
ＶDDライン６及びアナログ用ＧＮＤライン７をデジタル
用ＶDDライン４及びデジタル用ＧＮＤライン５の一部を
分断させて挿入したような関係位置に配置することによ
り、基本固定位置の電源パッドをアナログ用のＶDDパッ
ド１０及びアナログ用のＧＮＤパッド１１としてそのま
ま用いることができる。また、アナログ用ＶDDライン６
及びＧＮＤライン７により分断されたデジタル用ＶDDラ
イン４及びＧＮＤライン５に接続する追加のＶDDパッド
８ａ及びＧＮＤパッド９ａを設ける。
アナログ回路の動作安定化のために分離して設ける電源
ラインに接続する電極パッドの位置をセミカスタム品の
一般的な電源パッドと共通にして量産上の設備類を共通
使用できるように考慮する。 【構成】アナログ回路ブロック３に供給するアナログ用
ＶDDライン６及びアナログ用ＧＮＤライン７をデジタル
用ＶDDライン４及びデジタル用ＧＮＤライン５の一部を
分断させて挿入したような関係位置に配置することによ
り、基本固定位置の電源パッドをアナログ用のＶDDパッ
ド１０及びアナログ用のＧＮＤパッド１１としてそのま
ま用いることができる。また、アナログ用ＶDDライン６
及びＧＮＤライン７により分断されたデジタル用ＶDDラ
イン４及びＧＮＤライン５に接続する追加のＶDDパッド
８ａ及びＧＮＤパッド９ａを設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に、アナログ回路を内蔵するセミカスタム用半導
体集積回路装置に関する。
し、特に、アナログ回路を内蔵するセミカスタム用半導
体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置の第１の例
は、図２に示すように、ＬＳＩチップ１の中央に設けた
アナログ回路およびデジタル回路を含む内部回路ブロッ
ク１２の周囲にＶDDライン４及びＧＮＤライン５を設
け、半導体チップ１の周縁部近傍に設けたＶDDパッド８
及びＧＮＤパッド９とそれぞれ接続して構成されてお
り、低性能のアナログ回路内蔵の場合は、電源ノイズに
よる問題も少なく、アナログ用電源ラインをデジタル用
電源ラインと共用して対応していた。
は、図２に示すように、ＬＳＩチップ１の中央に設けた
アナログ回路およびデジタル回路を含む内部回路ブロッ
ク１２の周囲にＶDDライン４及びＧＮＤライン５を設
け、半導体チップ１の周縁部近傍に設けたＶDDパッド８
及びＧＮＤパッド９とそれぞれ接続して構成されてお
り、低性能のアナログ回路内蔵の場合は、電源ノイズに
よる問題も少なく、アナログ用電源ラインをデジタル用
電源ラインと共用して対応していた。
【０００３】しかし、近年の内蔵アナログ回路の高性能
化・高速化に伴い、アナログ用電源の安定性確保がアナ
ログ回路の性能保証のために不可欠のものとなってきて
いる。従って、近年のアナログ回路を内蔵するセミカス
タムＬＳＩでのアナログ系とデジタル系の電源ラインは
分離された方式となってきている。
化・高速化に伴い、アナログ用電源の安定性確保がアナ
ログ回路の性能保証のために不可欠のものとなってきて
いる。従って、近年のアナログ回路を内蔵するセミカス
タムＬＳＩでのアナログ系とデジタル系の電源ラインは
分離された方式となってきている。
【０００４】図３は従来の半導体集積回路装置の第２の
例を示すレイアウト図である。
例を示すレイアウト図である。
【０００５】図３に示すように、ＬＳＩチップ１の中央
部にデジタル回路ブロック２とアナログ回路ブロック３
を設け、デジタル回路ブロック２の３辺を囲むデジタル
用のＶDDライン４及びデジタル用のＧＮＤライン５を設
け、アナログ回路ブロック３の外側にアナログ用のＶDD
ライン６ａとアナログ用のＧＮＤライン７ａを設け、Ｖ
DDライン４の外側に設けたＶDDパッド８及びＧＮＤパッ
ド９とＶDDライン４及びＧＮＤライン５のそれぞれを接
続し、ＶDDライン６ａの外側に設けたＶDDパッド１０ａ
及びＧＮＤパッド１１ａとＶDDライン６ａ及びＧＮＤ７
ａのそれぞれを接続している。
部にデジタル回路ブロック２とアナログ回路ブロック３
を設け、デジタル回路ブロック２の３辺を囲むデジタル
用のＶDDライン４及びデジタル用のＧＮＤライン５を設
け、アナログ回路ブロック３の外側にアナログ用のＶDD
ライン６ａとアナログ用のＧＮＤライン７ａを設け、Ｖ
DDライン４の外側に設けたＶDDパッド８及びＧＮＤパッ
ド９とＶDDライン４及びＧＮＤライン５のそれぞれを接
続し、ＶDDライン６ａの外側に設けたＶDDパッド１０ａ
及びＧＮＤパッド１１ａとＶDDライン６ａ及びＧＮＤ７
ａのそれぞれを接続している。
【０００６】
【発明が解決しようとする課題】この従来の半導体集積
回路装置は、セミカスタムＬＳＩチップに配置されてい
るデジタル用電源ラインとは別の新たな電源ラインとし
て造り込まれ又、セミカスタム品である事からこの新た
な電源ライン用電極パッドも個別ＬＳＩ毎に異なったも
のとならざるを得ず、ＬＳＩの量産上非効率な問題が発
生していた。
回路装置は、セミカスタムＬＳＩチップに配置されてい
るデジタル用電源ラインとは別の新たな電源ラインとし
て造り込まれ又、セミカスタム品である事からこの新た
な電源ライン用電極パッドも個別ＬＳＩ毎に異なったも
のとならざるを得ず、ＬＳＩの量産上非効率な問題が発
生していた。
【０００７】すなわち、セミカスタム品は基本的には量
産上で必要となる諸設備が極力共通便用可能となるよう
に設計される、たとえば検査用テストボード、バイアス
スクリーニング用ボード等が共通使用可能となるように
基本電源位置は固定化されているため、電源端子（パッ
ド）位置の異なるアナログ内蔵ＬＳＩは量産設備類の多
くが専用設計となることから、量産性の極端な悪化によ
り製造コストの上昇と量産スループットの増大といった
大きな問題があった。
産上で必要となる諸設備が極力共通便用可能となるよう
に設計される、たとえば検査用テストボード、バイアス
スクリーニング用ボード等が共通使用可能となるように
基本電源位置は固定化されているため、電源端子（パッ
ド）位置の異なるアナログ内蔵ＬＳＩは量産設備類の多
くが専用設計となることから、量産性の極端な悪化によ
り製造コストの上昇と量産スループットの増大といった
大きな問題があった。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ＬＳＩチップの中央部に設けたデジタル回路ブ
ロック及びアナログ回路ブロックの周囲を取囲み且つそ
の一部を分断してアナログ用電源ラインを挟んで配置し
たデジタル用電源ラインと、前記ＬＳＩチップの周縁部
近傍に設けて通常の電源パッド位置に配置し且つ前記デ
ジタル用電源ライン及びアナログ用電源ラインのそれぞ
れに接続した電源パッドと、前記デジタル用電源ライン
の分断部分近傍に接続した追加電源パッドとを有する。
装置は、ＬＳＩチップの中央部に設けたデジタル回路ブ
ロック及びアナログ回路ブロックの周囲を取囲み且つそ
の一部を分断してアナログ用電源ラインを挟んで配置し
たデジタル用電源ラインと、前記ＬＳＩチップの周縁部
近傍に設けて通常の電源パッド位置に配置し且つ前記デ
ジタル用電源ライン及びアナログ用電源ラインのそれぞ
れに接続した電源パッドと、前記デジタル用電源ライン
の分断部分近傍に接続した追加電源パッドとを有する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すレイアウト
図である。
図である。
【００１１】図１に示すように、ＬＳＩチップ１の中央
部に設けたデジタル回路ブロック２及びアナログ回路ブ
ロック３の周囲を取囲む内側にデジタル用ＧＮＤライン
５及びアナログ用ＧＮＤライン７を設け、その外側にデ
ジタル用ＶDDライン４及びアナログ用ＶDDライン６を設
け、ＶDDライン６及びＧＮＤライン７は環状に配置され
たＶDDライン４及びＧＮＤライン５の一部を置換えた形
状に配置される。ＬＳＩチップ１の周縁部に配置された
ＶDDパッド８及びＧＮＤパッド９とＶDDライン４及びＧ
ＮＤライン５を接続し、ＶDDパット１０及びＧＮＤパッ
ド１１とＶDDライン６及びＧＮＤライン７を接続して一
般のセミカムＬＳＩの電源パッドの配置に一致させ、分
断されたデジタル用のＶDDライン４及びＧＮＤライン５
の分断されたデジタル用電源ラインの分断部分近傍に
は、セミカスタムＬＳＩの電源強化手法としてよく使用
される追加電源設計手法によって新たに追加したＶDDパ
ッド８ａ及びＧＮＤパッド９ａを設けている。
部に設けたデジタル回路ブロック２及びアナログ回路ブ
ロック３の周囲を取囲む内側にデジタル用ＧＮＤライン
５及びアナログ用ＧＮＤライン７を設け、その外側にデ
ジタル用ＶDDライン４及びアナログ用ＶDDライン６を設
け、ＶDDライン６及びＧＮＤライン７は環状に配置され
たＶDDライン４及びＧＮＤライン５の一部を置換えた形
状に配置される。ＬＳＩチップ１の周縁部に配置された
ＶDDパッド８及びＧＮＤパッド９とＶDDライン４及びＧ
ＮＤライン５を接続し、ＶDDパット１０及びＧＮＤパッ
ド１１とＶDDライン６及びＧＮＤライン７を接続して一
般のセミカムＬＳＩの電源パッドの配置に一致させ、分
断されたデジタル用のＶDDライン４及びＧＮＤライン５
の分断されたデジタル用電源ラインの分断部分近傍に
は、セミカスタムＬＳＩの電源強化手法としてよく使用
される追加電源設計手法によって新たに追加したＶDDパ
ッド８ａ及びＧＮＤパッド９ａを設けている。
【００１２】
【発明の効果】以上説明したように本発明は、アナログ
機能ブロックを内蔵するセミカスタム用ＬＳＩチップの
デジタル回路用電源ラインとアナログ回路用電源ライン
を分離する手段として、アナログ用電源パッド位置を、
本来デジタル用電源パッドとして用意した基本固定位置
のパッドを用い、さらにアナログ用電源ラインを本来の
デジタル用周回電源ラインから分離した構成とし、さら
にアナログ用電源ラインにより分断されたデジタル用周
回電源ラインの分断部分近傍に新たにデジタル用の追加
電源パッドを設けることにより、安定したアナログ回路
の測定／検査を可能とするとともに、量産設備の共用化
を行うことにより効率的量産により製造コストの低減を
達成することができるという効果を有する。
機能ブロックを内蔵するセミカスタム用ＬＳＩチップの
デジタル回路用電源ラインとアナログ回路用電源ライン
を分離する手段として、アナログ用電源パッド位置を、
本来デジタル用電源パッドとして用意した基本固定位置
のパッドを用い、さらにアナログ用電源ラインを本来の
デジタル用周回電源ラインから分離した構成とし、さら
にアナログ用電源ラインにより分断されたデジタル用周
回電源ラインの分断部分近傍に新たにデジタル用の追加
電源パッドを設けることにより、安定したアナログ回路
の測定／検査を可能とするとともに、量産設備の共用化
を行うことにより効率的量産により製造コストの低減を
達成することができるという効果を有する。
【図１】本発明の一実施例を示すレイアウト図。
【図２】従来の半導体集積回路装置の第１の例を示すレ
イアウト図。
イアウト図。
【図３】従来の半導体集積回路装置の第２の例を示すレ
イアウト図。
イアウト図。
１ ＬＳＩチップ ２ デジタル回路ブロック ３ アナログ回路ブロック ４，６，６ａ ＶDDライン ５，７，７ａ ＧＮＤライン ８，１０，１０ａ ＶDDパッド ９，１１，１１ａ ＧＮＤパッド １２ 内部回路ブロック
Claims (1)
- 【請求項１】 ＬＳＩチップの中央部に設けたデジタル
回路ブロック及びアナログ回路ブロックの周囲を取囲み
且つその一部を分断してアナログ用電源ラインを挟んで
配置したデジタル用電源ラインと、前記ＬＳＩチップの
周縁部近傍に設けて通常の電源パッド位置に配置し且つ
前記デジタル用電源ライン及びアナログ用電源ラインの
それぞれに接続した電源パッドと、前記デジタル用電源
ラインの分断部分近傍に接続した追加電源パッドとを有
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206364A JPH0653322A (ja) | 1992-08-03 | 1992-08-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206364A JPH0653322A (ja) | 1992-08-03 | 1992-08-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653322A true JPH0653322A (ja) | 1994-02-25 |
Family
ID=16522106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206364A Pending JPH0653322A (ja) | 1992-08-03 | 1992-08-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8283804B2 (en) | 2008-08-11 | 2012-10-09 | SK Hynix Inc. | Semiconductor IC device having power-sharing and method of power-sharing thereof |
-
1992
- 1992-08-03 JP JP4206364A patent/JPH0653322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8283804B2 (en) | 2008-08-11 | 2012-10-09 | SK Hynix Inc. | Semiconductor IC device having power-sharing and method of power-sharing thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2560805B2 (ja) | 半導体装置 | |
| JP4510370B2 (ja) | 半導体集積回路装置 | |
| JPH0653322A (ja) | 半導体集積回路装置 | |
| JPH05243472A (ja) | 半導体集積回路 | |
| JPH02267947A (ja) | 半導体装置 | |
| JPH0629395A (ja) | 半導体集積回路装置 | |
| JPS6027160A (ja) | 半導体装置 | |
| JPH01154533A (ja) | 半導体集積回路装置 | |
| JPH06163700A (ja) | 集積回路装置 | |
| JP2003004808A (ja) | 半導体装置および半導体装置のテスト方法 | |
| JPH11307684A (ja) | 半導体パッケージ | |
| US6762442B2 (en) | Semiconductor device carrying a plurality of circuits | |
| JPH06232328A (ja) | Ｌｏｃ型半導体装置 | |
| JP2003124331A (ja) | 半導体集積回路装置 | |
| JPS587847A (ja) | 半導体装置 | |
| JPH1065103A (ja) | 半導体集積回路 | |
| JPH06151592A (ja) | スタンダードセル方式の半導体集積回路 | |
| JPH01206277A (ja) | 半導体集積回路 | |
| JPH0774259A (ja) | 半導体記憶装置 | |
| JPS59145542A (ja) | 大規模集積回路 | |
| JPH0730067A (ja) | 半導体装置 | |
| JPS63124443A (ja) | 半導体装置 | |
| KR20050073841A (ko) | 시스템온칩의 입출력 패드 구성 방법 | |
| JPS6089955A (ja) | 半導体装置 | |
| JPH081943B2 (ja) | 半導体集積回路パッケージ |