JPH0158867B2 - - Google Patents
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- JPH0158867B2 JPH0158867B2 JP58200282A JP20028283A JPH0158867B2 JP H0158867 B2 JPH0158867 B2 JP H0158867B2 JP 58200282 A JP58200282 A JP 58200282A JP 20028283 A JP20028283 A JP 20028283A JP H0158867 B2 JPH0158867 B2 JP H0158867B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路の実装における転写バ
ンプ方式のバンプ形成用基板の構造に関するもの
である。
ンプ方式のバンプ形成用基板の構造に関するもの
である。
従来例の構成とその問題点
半導体素子の電極端子にフイルムキヤリアのリ
ード端子を接合する手段のひとつとして転写バン
プ方式（特願昭56−37499号）が提案されている。
前記転写バンプ方式は、絶縁性基板上の半導体素
子の電極と対応した位置にAuの金属突記（バン
プ）を形成しておき、まず、前記バンプとフイル
ムキヤリヤのSnメツキしたリード端子とを位置
合せし、ツールで加圧、加熱し、前記リード端子
に基板上のバンプをAu・Sn合金で接合し、基板
上から前記バンプを別離せしめ、リード端子に転
写させる。次いで、半導体素子の電極端子（Al）
と前記リード端子のバンプとを位置合せし、ツー
ルで加圧、加熱せしめ、Au・Al合金で前記バン
プと半導体素子の電極端子を接合するものであ
る。
ード端子を接合する手段のひとつとして転写バン
プ方式（特願昭56−37499号）が提案されている。
前記転写バンプ方式は、絶縁性基板上の半導体素
子の電極と対応した位置にAuの金属突記（バン
プ）を形成しておき、まず、前記バンプとフイル
ムキヤリヤのSnメツキしたリード端子とを位置
合せし、ツールで加圧、加熱し、前記リード端子
に基板上のバンプをAu・Sn合金で接合し、基板
上から前記バンプを別離せしめ、リード端子に転
写させる。次いで、半導体素子の電極端子（Al）
と前記リード端子のバンプとを位置合せし、ツー
ルで加圧、加熱せしめ、Au・Al合金で前記バン
プと半導体素子の電極端子を接合するものであ
る。
従来、前記転写用のバンプ形成用基板を用いた
バンプ形成方法は、第１図に示す構成であつた。
すなわち、絶縁性基板１例えばセラミツク、ガラ
ス板上にAu薄膜２を約1000Å程度蒸着せしめ
（第１図ａ）、Au薄膜２上に感光性樹脂３を塗布
し、半導体素子の電極と対応した位置に開孔部４
を形成する（第１図ｂ）。
バンプ形成方法は、第１図に示す構成であつた。
すなわち、絶縁性基板１例えばセラミツク、ガラ
ス板上にAu薄膜２を約1000Å程度蒸着せしめ
（第１図ａ）、Au薄膜２上に感光性樹脂３を塗布
し、半導体素子の電極と対応した位置に開孔部４
を形成する（第１図ｂ）。
次いで、Au薄膜２をメツキ用の共通電極とし
開孔部４にAuによるパンプ５を20μｍ程度形成さ
せ（第１図ｃ）、感光性樹脂３を有機溶剤で除去
し、バンプ５の下層のAu薄膜２′のみを残し、他
を王水等の蝕刻液で除去して、第１図ｄの構成を
得ていた。
開孔部４にAuによるパンプ５を20μｍ程度形成さ
せ（第１図ｃ）、感光性樹脂３を有機溶剤で除去
し、バンプ５の下層のAu薄膜２′のみを残し、他
を王水等の蝕刻液で除去して、第１図ｄの構成を
得ていた。
この第１図においては、バンプを形成するため
の工程が多く複雑であり、かつ、Au薄膜２およ
び感光性樹脂３はバンプ５を形成するごとに新た
に形成する必要がある。すなわち、第１図ｄのの
ち、バンプ５は基板１から離脱してリードに転写
されるが、新たに基板１にバンプを形成する場
合、新たにAu２、樹脂３を形成する必要がある。
したがつてバンプ形成のコストが著るしく高価に
なり、転写バンプ方式を用いた実装方法のコスト
も引上げる結果になつていた。
の工程が多く複雑であり、かつ、Au薄膜２およ
び感光性樹脂３はバンプ５を形成するごとに新た
に形成する必要がある。すなわち、第１図ｄのの
ち、バンプ５は基板１から離脱してリードに転写
されるが、新たに基板１にバンプを形成する場
合、新たにAu２、樹脂３を形成する必要がある。
したがつてバンプ形成のコストが著るしく高価に
なり、転写バンプ方式を用いた実装方法のコスト
も引上げる結果になつていた。
発明の目的
本発明はこのような従来の問題に鑑み、複数回
のメツキ形成、再生ができる耐久性およびバンプ
の剥離、転写性の良好な安価なバンプ形成用基板
およびこれを用いたバンプ形成方法を提供するこ
とを目的とする。
のメツキ形成、再生ができる耐久性およびバンプ
の剥離、転写性の良好な安価なバンプ形成用基板
およびこれを用いたバンプ形成方法を提供するこ
とを目的とする。
発明の構成
本発明は、絶縁性基板上に金属層とITO層を形
成せしめ、前記ITO（Incluim thin oxicle）層上
に絶縁物質をマスクとしてメツキ法等によりバン
プを形成する事により、耐久性のある安価なバン
プ形成を実現するものである。
成せしめ、前記ITO（Incluim thin oxicle）層上
に絶縁物質をマスクとしてメツキ法等によりバン
プを形成する事により、耐久性のある安価なバン
プ形成を実現するものである。
実施例の説明
第２図は本発明の一実施例の転写バンプ形成用
基板を示すものである。平滑な面を有するセラミ
ツクあるいはガラス基板等の絶縁基板１０上に金
属膜１１およびITO膜１２が積層され、ITO膜１
２上には絶縁性物質層によるメツキ用マスクパタ
ーン１３が設けられた構成である。金属膜１１は
Ti−Pt、Ti−Pd、Mo、Pt、Pd等の如く比較的
酸化性が弱く、絶縁基板１０に対し、付着力の強
い材料で構成されるもので、電解メツキ用の陰極
電極の電流経過として用いるものであるから、電
気抵抗が充分に低い事が望ましい。ITO膜１２は
金属膜１１上にスパツター法または電子ビーム法
で形成される。ITO膜１２は、実験の結果、それ
自体の比抵抗は、通常の金属膜に対し著じるしく
大きいにもかかわらず、メツキ性も良く、かつ、
フイルムリードへの転写・剥離性も著じるしく良
好であつた。さらにまた、ITO膜１２はフイルム
リードへバンプを転写する際に加わる加圧、加熱
の数秒間のストレスに対し300回以上も耐久性が
あり、変質、変形をきたす事がなく、安定なメツ
キ形成、再生を繰返すことができた。
基板を示すものである。平滑な面を有するセラミ
ツクあるいはガラス基板等の絶縁基板１０上に金
属膜１１およびITO膜１２が積層され、ITO膜１
２上には絶縁性物質層によるメツキ用マスクパタ
ーン１３が設けられた構成である。金属膜１１は
Ti−Pt、Ti−Pd、Mo、Pt、Pd等の如く比較的
酸化性が弱く、絶縁基板１０に対し、付着力の強
い材料で構成されるもので、電解メツキ用の陰極
電極の電流経過として用いるものであるから、電
気抵抗が充分に低い事が望ましい。ITO膜１２は
金属膜１１上にスパツター法または電子ビーム法
で形成される。ITO膜１２は、実験の結果、それ
自体の比抵抗は、通常の金属膜に対し著じるしく
大きいにもかかわらず、メツキ性も良く、かつ、
フイルムリードへの転写・剥離性も著じるしく良
好であつた。さらにまた、ITO膜１２はフイルム
リードへバンプを転写する際に加わる加圧、加熱
の数秒間のストレスに対し300回以上も耐久性が
あり、変質、変形をきたす事がなく、安定なメツ
キ形成、再生を繰返すことができた。
メツキ用マスクパターン１３は、比較的耐熱
性、機械的強度を有したSiO2、Si3N4、Al2O3あ
るいは混合されたガラス膜等の無機物質やポリイ
ミド系等の有機物質で数1000Å〜数μｍの厚さに
半永久的に形成されており、開孔部１４は半導体
素子の電極（パツド）と対応した位置に形成され
る。無機物質や有機物質は、メツキ物が直接形成
されるITO膜１２に対して強い密着力をもつてお
り、フイルムリードへバンプを転写する際に開孔
部１４が破損することがなかつた。１５は開孔部
１４に形成される金属突起電極（バンプ）を示
す。
性、機械的強度を有したSiO2、Si3N4、Al2O3あ
るいは混合されたガラス膜等の無機物質やポリイ
ミド系等の有機物質で数1000Å〜数μｍの厚さに
半永久的に形成されており、開孔部１４は半導体
素子の電極（パツド）と対応した位置に形成され
る。無機物質や有機物質は、メツキ物が直接形成
されるITO膜１２に対して強い密着力をもつてお
り、フイルムリードへバンプを転写する際に開孔
部１４が破損することがなかつた。１５は開孔部
１４に形成される金属突起電極（バンプ）を示
す。
以上のように本実施例によれば、メツキ性およ
び前記メツキ物の剥離性が良好でかつ、耐久性の
あるバンプ形成用基板が実現できた。
び前記メツキ物の剥離性が良好でかつ、耐久性の
あるバンプ形成用基板が実現できた。
次に他の実施例について第３図で説明する。基
板２０は、ステンレス、Si、Mo等の導電性を有
する薄板もしくはガラス、セラミツク等の絶縁性
を有する薄板であつて、半導体素子のパツドに対
応する位置が凸部状に形成され、ITO膜１２は基
板２０の全面に形成されている。メツキ用マスク
パターン１６は基板２０のメツキ処理をしない領
域の凹部に埋設された構造である。基板２０は
ITO膜１２と密着性が良く、導電性を有する薄板
の場合、電気抵抗が低い方が好ましく、絶縁性を
有する薄板の場合、ITO膜の比抵抗を小さくする
か、前記薄板とITO膜との間に導電性を有する層
を介在させ電気抵抗を低くするとよい。またメツ
キ用マスクパターン１６は有機物質又は無機物質
のいずれでも良い。
板２０は、ステンレス、Si、Mo等の導電性を有
する薄板もしくはガラス、セラミツク等の絶縁性
を有する薄板であつて、半導体素子のパツドに対
応する位置が凸部状に形成され、ITO膜１２は基
板２０の全面に形成されている。メツキ用マスク
パターン１６は基板２０のメツキ処理をしない領
域の凹部に埋設された構造である。基板２０は
ITO膜１２と密着性が良く、導電性を有する薄板
の場合、電気抵抗が低い方が好ましく、絶縁性を
有する薄板の場合、ITO膜の比抵抗を小さくする
か、前記薄板とITO膜との間に導電性を有する層
を介在させ電気抵抗を低くするとよい。またメツ
キ用マスクパターン１６は有機物質又は無機物質
のいずれでも良い。
第３図の如くの構成では、バンプ１５はメツキ
用マスクパターン１６の開孔部すなわち基板２０
の凸部に形成されるものである。この様な実施例
にあつては、フイルムリードへバンプ１５を転写
して基板から剥離させる際に、加圧力が基板２０
の凸部のみに加わり、メツキ用マスクパターン１
６にはほとんど作用しないから、メツキ用マスク
パターン１６の損傷が皆無になり、結果的にバン
プ形成用基板としての寿命を著じるしく伸ばすこ
とになる。
用マスクパターン１６の開孔部すなわち基板２０
の凸部に形成されるものである。この様な実施例
にあつては、フイルムリードへバンプ１５を転写
して基板から剥離させる際に、加圧力が基板２０
の凸部のみに加わり、メツキ用マスクパターン１
６にはほとんど作用しないから、メツキ用マスク
パターン１６の損傷が皆無になり、結果的にバン
プ形成用基板としての寿命を著じるしく伸ばすこ
とになる。
次に第４図で本発明の基板を用いフイルムリー
ドへバンプを転写し、半導体素子のパツドに前記
バンプを接合する方法を説明する。
ドへバンプを転写し、半導体素子のパツドに前記
バンプを接合する方法を説明する。
絶縁基板１０上のITO膜１２上の半導体素子の
パツドに対応した位置にバンプ１５が形成されて
おり、バンプ１５とフイルムキヤリヤ２１のリー
ド２２とを位置合せし（第４図ａ）、ボンデイン
グツール２３で加圧加熱する。リード２２下のバ
ンプ１５は、リード２２にメツキ処理されている
Snによつて、バンプ１５と部分的にAu・Snの合
金を形成し、ITO膜１２上のバンプは容易に剥離
し、リード２２側に転写されるものである（第４
図ｂ）。
パツドに対応した位置にバンプ１５が形成されて
おり、バンプ１５とフイルムキヤリヤ２１のリー
ド２２とを位置合せし（第４図ａ）、ボンデイン
グツール２３で加圧加熱する。リード２２下のバ
ンプ１５は、リード２２にメツキ処理されている
Snによつて、バンプ１５と部分的にAu・Snの合
金を形成し、ITO膜１２上のバンプは容易に剥離
し、リード２２側に転写されるものである（第４
図ｂ）。
次にバンプ１５を形成したリード２２と半導体
素子２４のパツド２５とを位置合せし（第４図
ｃ）、ボンデイングツール２６によつて、加圧加
熱せしめる。この工程によつてリード２２上のバ
ンプ１５は、半導体素子のパツド２５の表面に押
し広げられ、パツドの材質であるAlとAl・Auの
合金を形成し、第４図ｄの如く接合され、リード
２２とパツド２５との電気的接続がなされる。
素子２４のパツド２５とを位置合せし（第４図
ｃ）、ボンデイングツール２６によつて、加圧加
熱せしめる。この工程によつてリード２２上のバ
ンプ１５は、半導体素子のパツド２５の表面に押
し広げられ、パツドの材質であるAlとAl・Auの
合金を形成し、第４図ｄの如く接合され、リード
２２とパツド２５との電気的接続がなされる。
また、バンプ１５を形成していた基板１０は、
基板１０上のバンプ１５を全てリード２２側に転
写したあと、繰返し何回もメツキ処理を行ない、
バンプを形成できるものである。すなわち、ITO
膜１２はバンプをリードに転写後も剥れず、同一
のITO膜１２を用いて何回もバンプ形成およびリ
ードへのバンプ転写を繰返すことができるもので
ある。
基板１０上のバンプ１５を全てリード２２側に転
写したあと、繰返し何回もメツキ処理を行ない、
バンプを形成できるものである。すなわち、ITO
膜１２はバンプをリードに転写後も剥れず、同一
のITO膜１２を用いて何回もバンプ形成およびリ
ードへのバンプ転写を繰返すことができるもので
ある。
発明の効果
以上の様に、本発明はITO膜をメツキを形成す
るための層とし、メツキ用の電流経過をITO膜の
下層に設けた金属層により行うか、もしくは、
ITO膜の比抵抗を小さくすることにより行い、更
にまた半永久的に形成したメツキ用マスクパター
ンを設けた構成とすることにより、 形成したバンプのフイルムリードへの転写、
剥離性が良好で、転写バンプ方式におけるこの
工程の転写率が著じるしく向上する。
るための層とし、メツキ用の電流経過をITO膜の
下層に設けた金属層により行うか、もしくは、
ITO膜の比抵抗を小さくすることにより行い、更
にまた半永久的に形成したメツキ用マスクパター
ンを設けた構成とすることにより、 形成したバンプのフイルムリードへの転写、
剥離性が良好で、転写バンプ方式におけるこの
工程の転写率が著じるしく向上する。
また、ITO膜の下層に金属層が形成されてい
るそのは特にバンプ形成用基板が大型の面積に
なつても、メツキ時の基板表面の電圧分布をど
の位置においても一定に保てるから、基板内で
のバンプの高さを均一に形成できるものであ
る。このことにより、半導体素子のパツドへバ
ンプを接合する時に、バンプの高さが均一であ
るから加圧力がどのバンプに対しても、均一に
作用するとともに、温度も均一に作用する。し
たがつて半導体素子の各パツドにおいて、
Au・Alの合金の形成が一応に同じ状態で形成
されるので接合強度が高く、信頼性の高い半導
体装置を得ることができる。
るそのは特にバンプ形成用基板が大型の面積に
なつても、メツキ時の基板表面の電圧分布をど
の位置においても一定に保てるから、基板内で
のバンプの高さを均一に形成できるものであ
る。このことにより、半導体素子のパツドへバ
ンプを接合する時に、バンプの高さが均一であ
るから加圧力がどのバンプに対しても、均一に
作用するとともに、温度も均一に作用する。し
たがつて半導体素子の各パツドにおいて、
Au・Alの合金の形成が一応に同じ状態で形成
されるので接合強度が高く、信頼性の高い半導
体装置を得ることができる。
ITO膜およびメツキ用マスクパターンが耐久
性を有した構成であるので、本発明の基板を繰
返し、メツキ形成、剥離、再生を行なうことが
でき、バンプ形成用基板の製造コストが著じる
しく安価になり、実装コストも低下する。
性を有した構成であるので、本発明の基板を繰
返し、メツキ形成、剥離、再生を行なうことが
でき、バンプ形成用基板の製造コストが著じる
しく安価になり、実装コストも低下する。
第１図ａ〜ｄは従来の転写バンプ用基板の製造
工程断面図、第２図、第３図は本発明の一実施例
を示す転写バンプ用基板の断面図、第４図ａ〜ｄ
は転写バンプ方式のリード接続を示す工程断面図
である。 １０……絶縁基板、１１……金属膜、１２……
ITO膜、１３，１６……メツキ用マスクパター
ン、１５……バンプ、２０……基板、２１……フ
イルムキヤリヤ、２２……リード。
工程断面図、第２図、第３図は本発明の一実施例
を示す転写バンプ用基板の断面図、第４図ａ〜ｄ
は転写バンプ方式のリード接続を示す工程断面図
である。 １０……絶縁基板、１１……金属膜、１２……
ITO膜、１３，１６……メツキ用マスクパター
ン、１５……バンプ、２０……基板、２１……フ
イルムキヤリヤ、２２……リード。
Claims (1)
- 【特許請求の範囲】 １ ITO層上の半導体素子の電極に対応する位置
に開孔部を有する絶縁性物質が形成されているバ
ンプ形成用基板。 ２ ITO層が絶縁基板上に金属層を介して形成さ
れている特許請求の範囲第１項記載のバンプ形成
用基板。 ３ ITO層が、半導体素子の電極に対応する位置
に凸部を有する絶縁基板の上に形成されている特
許請求の範囲第１項記載のバンプ形成用基板。 ４ ITO層が、半導体素子の電極に対応する位置
に凸部を有する絶縁基板の上に金属層を介して形
成されている特許請求の範囲第１項記載のバンプ
形成用基板。 ５ ITO層上の半導体素子の電極に対応する位置
に開孔部を有する絶縁性物質が形成されているバ
ンプ形成用基板の前記開孔部に電解メツキ法によ
り金属突起を形成するバンプ形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200282A JPS6092648A (ja) | 1983-10-26 | 1983-10-26 | バンプ形成用基板およびこれを用いたバンプ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200282A JPS6092648A (ja) | 1983-10-26 | 1983-10-26 | バンプ形成用基板およびこれを用いたバンプ形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6092648A JPS6092648A (ja) | 1985-05-24 |
| JPH0158867B2 true JPH0158867B2 (ja) | 1989-12-13 |
Family
ID=16421720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200282A Granted JPS6092648A (ja) | 1983-10-26 | 1983-10-26 | バンプ形成用基板およびこれを用いたバンプ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092648A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160352A (ja) * | 1986-12-24 | 1988-07-04 | Semiconductor Energy Lab Co Ltd | 半導体装置の実装方法 |
-
1983
- 1983-10-26 JP JP58200282A patent/JPS6092648A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6092648A (ja) | 1985-05-24 |
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