JPH0150108B2 - - Google Patents
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- JPH0150108B2 JPH0150108B2 JP58087174A JP8717483A JPH0150108B2 JP H0150108 B2 JPH0150108 B2 JP H0150108B2 JP 58087174 A JP58087174 A JP 58087174A JP 8717483 A JP8717483 A JP 8717483A JP H0150108 B2 JPH0150108 B2 JP H0150108B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子部品パツケージ、とりわけ外部リ
ードを外囲器基台部にろう付けした構造のパツケ
ージに関する。
ードを外囲器基台部にろう付けした構造のパツケ
ージに関する。
従来例の構成とその問題点
回路要素の高集積化、高密度化に対応して、そ
れを組み込んだ実装体、いわゆるパツケージも大
型化、多リード構造化が進行している。たとえ
ば、第１図に示されるようなピングリツドアレイ
パツケージと称されるパツケージ構体もそのひと
つであり、多ピン高密度実装をねらつたものであ
る。ところで、上述のピングリツドアレイパツケ
ージは、通常、セラミツク基台部１に外部リード
ピン２を植立させたもので、基台部へのピンの植
込み方式として、第２図ａのように、単に、セラ
ミツク基台部１にピン２の頭部を接着したもの、
ならびに第２図ｂのように、ピン２がセラミツク
基台部１を貫通させた構造のものとが知られ、前
者をピンブレージン型、後者をピンネツクハンギ
ング型と呼んでいる。そして、そのうちでも、ピ
ンブレージン型ピングリツドアレイパツケージは
ピンの高密度配置が可能であり、高集積化装置と
して利用されることが多い。
れを組み込んだ実装体、いわゆるパツケージも大
型化、多リード構造化が進行している。たとえ
ば、第１図に示されるようなピングリツドアレイ
パツケージと称されるパツケージ構体もそのひと
つであり、多ピン高密度実装をねらつたものであ
る。ところで、上述のピングリツドアレイパツケ
ージは、通常、セラミツク基台部１に外部リード
ピン２を植立させたもので、基台部へのピンの植
込み方式として、第２図ａのように、単に、セラ
ミツク基台部１にピン２の頭部を接着したもの、
ならびに第２図ｂのように、ピン２がセラミツク
基台部１を貫通させた構造のものとが知られ、前
者をピンブレージン型、後者をピンネツクハンギ
ング型と呼んでいる。そして、そのうちでも、ピ
ンブレージン型ピングリツドアレイパツケージは
ピンの高密度配置が可能であり、高集積化装置と
して利用されることが多い。
しかし、この構造の難点は、セラミツク基台部
１にピン２の頭部を接着したところの接着強度が
十分でないことである。すなわち、従来例は第３
図の詳細な要部断面図で示されたように、アルミ
ナセラミツク基台部１の主面に導体配線層３を有
し、これがセラミツクを貫通するスルーホール導
体４を介して、裏面の導体層（いわゆる、ソルダ
ーパツド層）５に接続されており、ピン２はその
裏面導体層５に適当なろう材、たとえば銀ろう６
を用いて接着されたものである。なお、第３図の
例では、セラミツク基台部１は二層構造で、中間
部にも導体配線層３′を設けているが、この点は
本質的なことではなく、また、ピン２の表面に１
〜2μｍのニツケルめつき層７および金めつき層
８が付されることも、一般によく行なわれること
である。
１にピン２の頭部を接着したところの接着強度が
十分でないことである。すなわち、従来例は第３
図の詳細な要部断面図で示されたように、アルミ
ナセラミツク基台部１の主面に導体配線層３を有
し、これがセラミツクを貫通するスルーホール導
体４を介して、裏面の導体層（いわゆる、ソルダ
ーパツド層）５に接続されており、ピン２はその
裏面導体層５に適当なろう材、たとえば銀ろう６
を用いて接着されたものである。なお、第３図の
例では、セラミツク基台部１は二層構造で、中間
部にも導体配線層３′を設けているが、この点は
本質的なことではなく、また、ピン２の表面に１
〜2μｍのニツケルめつき層７および金めつき層
８が付されることも、一般によく行なわれること
である。
この構造のパツケージでは、たとえば、−65℃
〜＋150℃の温度サイクルを数回繰り返して実行
すると、ピンの引張強度が1.0Kg／ピン以下に劣
化することがあり、実用に耐えないほどになる。
とりわけ、この実装パツケージをプリント配線基
板に取り付ける際のはんだデイツプ工程でピン取
付け部の強度劣化が起こり、品質信頼性を損なう
ことが大きな問題点であつた。
〜＋150℃の温度サイクルを数回繰り返して実行
すると、ピンの引張強度が1.0Kg／ピン以下に劣
化することがあり、実用に耐えないほどになる。
とりわけ、この実装パツケージをプリント配線基
板に取り付ける際のはんだデイツプ工程でピン取
付け部の強度劣化が起こり、品質信頼性を損なう
ことが大きな問題点であつた。
発明の目的
本発明は従来例にみられた上述の問題点の解消
するものであり、ピンの引張強度および曲げ応力
を大幅に向上させた構造を提供するものである。
するものであり、ピンの引張強度および曲げ応力
を大幅に向上させた構造を提供するものである。
発明の構成
本発明は要約すると、外囲構体基台面の導体層
と外部リード用ピンとの導電接着部を囲む周辺部
にはんだ付着防止用の補強層を設けた構造の電子
部品パツケージであり、これにより、導体層とピ
ンとの接続部の強度が大幅に向上した。
と外部リード用ピンとの導電接着部を囲む周辺部
にはんだ付着防止用の補強層を設けた構造の電子
部品パツケージであり、これにより、導体層とピ
ンとの接続部の強度が大幅に向上した。
実施例の説明
第４図は本発明実施例の要部断面図である。ア
ルミナセラミツク基台部１の裏面要所に導電層５
を、通常のメタライズ技術によつて、形成したの
ち、その周辺部におおつて、厚さ50μｍ程度のア
ルミナシート９を貼り付けて焼成する。これによ
り、導体層５の周辺、いわゆるソルダーパツド域
が狭められる。次に、導体層５の露出部に、銀ろ
う材６を介在させて、ピン２の頭部を圧着する。
その後、ピン２および導体層５の表面に、厚さ１
〜2μｍのニツケルめつき層７を形成する。こう
してでき上つたパツケージを100〜150℃で予備加
熱したのち、200〜250℃のはんだ浴にデイツプし
て、ピン２および導体層５の表面に薄いはんだ層
１０を設ける。このとき、アルミナシート９によ
る周壁の補強層がなければ、はんだ層１０が、第
４図の点線１１の位置まで脹れて、厚く付着す
る。そして、はんだ層１０が厚く付着すると、温
度サイクル試験により、セラミツク面とソルダー
パツド域との境界部に応力が集中し、このため、
温度サイクルが繰り返されると、この部分に剥離
が生じ、その結果引張強度値が急激に劣化する。
これに対し、本実施例では、補強層９の存在によ
り、はんだ層１０はその脹らみが小さく、薄層で
付着しており、強度劣化を起こしにくい。試験に
よると、従来例では温度サイクル試験の５回で、
引張強度が1.0Kg／ピン以下になつたのにくらべ、
本実施例では、100回の繰り返しテストによつて
も、４〜６Kg／ピンの引張強度が保持された。
ルミナセラミツク基台部１の裏面要所に導電層５
を、通常のメタライズ技術によつて、形成したの
ち、その周辺部におおつて、厚さ50μｍ程度のア
ルミナシート９を貼り付けて焼成する。これによ
り、導体層５の周辺、いわゆるソルダーパツド域
が狭められる。次に、導体層５の露出部に、銀ろ
う材６を介在させて、ピン２の頭部を圧着する。
その後、ピン２および導体層５の表面に、厚さ１
〜2μｍのニツケルめつき層７を形成する。こう
してでき上つたパツケージを100〜150℃で予備加
熱したのち、200〜250℃のはんだ浴にデイツプし
て、ピン２および導体層５の表面に薄いはんだ層
１０を設ける。このとき、アルミナシート９によ
る周壁の補強層がなければ、はんだ層１０が、第
４図の点線１１の位置まで脹れて、厚く付着す
る。そして、はんだ層１０が厚く付着すると、温
度サイクル試験により、セラミツク面とソルダー
パツド域との境界部に応力が集中し、このため、
温度サイクルが繰り返されると、この部分に剥離
が生じ、その結果引張強度値が急激に劣化する。
これに対し、本実施例では、補強層９の存在によ
り、はんだ層１０はその脹らみが小さく、薄層で
付着しており、強度劣化を起こしにくい。試験に
よると、従来例では温度サイクル試験の５回で、
引張強度が1.0Kg／ピン以下になつたのにくらべ、
本実施例では、100回の繰り返しテストによつて
も、４〜６Kg／ピンの引張強度が保持された。
発明の効果
本発明によれば、外囲構体基台面の導体層と外
部リード用ピンとの導電接着部を囲む周辺部には
んだ付着防止用の補強層を設けたので、導電接着
部に厚いはんだ層が付着せず、この結果、この接
着部に応力が集中する作用が大幅に緩和され、温
度サイクルに対する信頼性が向上する。また、こ
れによれば、従来、はんだの付着性を高めるうえ
で不可欠とされていた金めつき層も不用であり、
経済性もよい。
部リード用ピンとの導電接着部を囲む周辺部には
んだ付着防止用の補強層を設けたので、導電接着
部に厚いはんだ層が付着せず、この結果、この接
着部に応力が集中する作用が大幅に緩和され、温
度サイクルに対する信頼性が向上する。また、こ
れによれば、従来、はんだの付着性を高めるうえ
で不可欠とされていた金めつき層も不用であり、
経済性もよい。
第１図は周知のピングリツドアレイパツケージ
構体の外観斜視図、第２図ａ，ｂはピンブレージ
ン型、ピンネツクハンギング型のそれぞれの要部
断面図、第３図は従来例パツケージの要部断面
図、第４図は本発明実施例パツケージの要部断面
説明図である。 １…セラミツク基台部、２…ピン、３…導体
層、３′…中間部導体層、４…スルーホール導体、
５…裏面導体層（ソルダーパツド層）、６…銀ろ
う、７…ニツケルめつき層、８…金めつき層、９
…アルミナシート貼り付け焼成体、１０…はんだ
層。
構体の外観斜視図、第２図ａ，ｂはピンブレージ
ン型、ピンネツクハンギング型のそれぞれの要部
断面図、第３図は従来例パツケージの要部断面
図、第４図は本発明実施例パツケージの要部断面
説明図である。 １…セラミツク基台部、２…ピン、３…導体
層、３′…中間部導体層、４…スルーホール導体、
５…裏面導体層（ソルダーパツド層）、６…銀ろ
う、７…ニツケルめつき層、８…金めつき層、９
…アルミナシート貼り付け焼成体、１０…はんだ
層。
Claims (1)
- １ 外囲構体基台面に形成された導体層の周縁部
を被覆する関係で半田付着防止用の絶縁層が被着
され、前記絶縁層で被着されることなく露出する
導体層の一部に外部リード用ピンの頂部がろう接
されるとともに、同外部リード用ピンの表面なら
びに残存する導体層面に連続して金属めつき層が
形成され、さらに、前記導体層上の金属めつき層
ならびに外部リード用ピンの頂部近傍に半田層が
形成されてなることを特徴とする電子部品パツケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8717483A JPS59211253A (ja) | 1983-05-17 | 1983-05-17 | 電子部品パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8717483A JPS59211253A (ja) | 1983-05-17 | 1983-05-17 | 電子部品パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211253A JPS59211253A (ja) | 1984-11-30 |
| JPH0150108B2 true JPH0150108B2 (ja) | 1989-10-27 |
Family
ID=13907619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8717483A Granted JPS59211253A (ja) | 1983-05-17 | 1983-05-17 | 電子部品パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211253A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672739A (en) * | 1985-04-11 | 1987-06-16 | International Business Machines Corporation | Method for use in brazing an interconnect pin to a metallization pattern situated on a brittle dielectric substrate |
| JP2554879B2 (ja) * | 1987-04-30 | 1996-11-20 | 京セラ株式会社 | プラグイン型半導体素子収納用パツケ−ジの製造方法 |
| US6835898B2 (en) | 1993-11-16 | 2004-12-28 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
| US6336269B1 (en) * | 1993-11-16 | 2002-01-08 | Benjamin N. Eldridge | Method of fabricating an interconnection element |
| EP0792519B1 (en) * | 1994-11-15 | 2003-03-26 | Formfactor, Inc. | Interconnection elements for microelectronic components |
| EP0792517B1 (en) * | 1994-11-15 | 2003-10-22 | Formfactor, Inc. | Electrical contact structures from flexible wire |
| US6727579B1 (en) | 1994-11-16 | 2004-04-27 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51106058A (ja) * | 1975-03-14 | 1976-09-20 | Citizen Watch Co Ltd | Seramitsukukiban |
| JPS5544749A (en) * | 1978-09-25 | 1980-03-29 | Nec Corp | Substrate for mounting semiconductor device |
| JPS599951A (ja) * | 1982-07-09 | 1984-01-19 | Hitachi Ltd | 多層セラミツク基板のリ−ドピン取付構造 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778651U (ja) * | 1980-10-30 | 1982-05-15 |
-
1983
- 1983-05-17 JP JP8717483A patent/JPS59211253A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51106058A (ja) * | 1975-03-14 | 1976-09-20 | Citizen Watch Co Ltd | Seramitsukukiban |
| JPS5544749A (en) * | 1978-09-25 | 1980-03-29 | Nec Corp | Substrate for mounting semiconductor device |
| JPS599951A (ja) * | 1982-07-09 | 1984-01-19 | Hitachi Ltd | 多層セラミツク基板のリ−ドピン取付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59211253A (ja) | 1984-11-30 |
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