JPH0147928B2 - - Google Patents
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- JPH0147928B2 JPH0147928B2 JP56034846A JP3484681A JPH0147928B2 JP H0147928 B2 JPH0147928 B2 JP H0147928B2 JP 56034846 A JP56034846 A JP 56034846A JP 3484681 A JP3484681 A JP 3484681A JP H0147928 B2 JPH0147928 B2 JP H0147928B2
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- JP
- Japan
- Prior art keywords
- amplifier
- operational amplifier
- voltage
- output
- gain
- Prior art date
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- Expired
Links
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は例えば工業計測等で取扱う微小電圧を
正確かつ安定に増幅する直流増幅回路に関する。
正確かつ安定に増幅する直流増幅回路に関する。
従来、直流微小電圧を正確に増幅する場合、チ
ヨツパ増幅器を用いている。このチヨツパ増幅器
は、チヨツパとして古くは機械的な接点を持つメ
カニカルチヨツパを用いていたが、近年半導体技
術の発達によりトランジスタチヨツパ、FETチ
ヨツパ、ホトチヨツパなどを使用している。しか
し、どれも一長一短があり、チヨツパ回路、AC
増幅回路および同期整流回路等が必要であり、低
オフセツト電圧ドリフトとするために高価で複雑
な構成を採用せざるを得なかつた。
ヨツパ増幅器を用いている。このチヨツパ増幅器
は、チヨツパとして古くは機械的な接点を持つメ
カニカルチヨツパを用いていたが、近年半導体技
術の発達によりトランジスタチヨツパ、FETチ
ヨツパ、ホトチヨツパなどを使用している。しか
し、どれも一長一短があり、チヨツパ回路、AC
増幅回路および同期整流回路等が必要であり、低
オフセツト電圧ドリフトとするために高価で複雑
な構成を採用せざるを得なかつた。
本発明は上記実情にかんがみてなされたもの
で、その目的とするところは、異なる利得を持つ
演算増幅器にスイツチング手段を付加し、安価か
つ簡単な構成により、オフセツト電圧の影響を受
けずに直流微小電圧を増幅する直流増幅回路を提
供するものである。
で、その目的とするところは、異なる利得を持つ
演算増幅器にスイツチング手段を付加し、安価か
つ簡単な構成により、オフセツト電圧の影響を受
けずに直流微小電圧を増幅する直流増幅回路を提
供するものである。
以下、本発明の一実施例について第１図を参照
して説明する。同図においてVINは微小直流電圧
信号であつて、同信号VINの正極側が入力端１ａ
に、負極側が入力端１ｂとなるように供給せられ
る。この入力端１ａは分岐されそれぞれの分岐路
にアナログスイツチS1，S3が接続され、同様に入
力端１ｂも分岐されそれぞれの分岐路にアナログ
スイツチS2，S4が接続されている。そして、アナ
ログスイツチS1，S4の他端側を共通とした後、こ
の共通接続部に演算増幅器Ａ１を接続する。なお
図中VOSIは増幅器Ａ１に起因して生ずるオフセツ
ト電圧で等価回路として示すものである。一方、
アナログスイツチS2，S3は他端側は接地されてい
る。２はクロツク信号発生部であつて、ここから
発生するデユーテイ50％のクロツク信号はアナロ
グスイツチS1，S2とS3，S4とに交互に供給して同
一スイツチS1〜S4開閉制御する。演算増幅器Ａ１
は、反転入力側に抵抗Ｒ１，Ｒ２により構成され
る分圧回路３が接続されるとともにこのうちの抵
抗Ｒ１が演算増幅器Ａ１の出力端に接続され、非
反転入力側に供給される直流電圧信号VINにオフ
セツト電圧VOSIを加算してなる電圧信号を高利得
例えば×100倍、×250倍又は×500倍程度に増幅す
る機能を持つたものである。Ａ２は各分岐用抵抗
Ｒ３，Ｒ３を経て供給される演算増幅器Ａ１の出
力VQを前記アナログスイツチS1〜S4の動作に同
期して開閉するアナログスイツチS5により＋１
倍、−１倍の利得で交互に増幅する演算増幅器で
ある。Ｒ４は演算増幅器Ａ２のフイードバツク用
抵抗、４は抵抗Ｒ５とコンデンサＣ１よりなるロ
ーパス・フイルタである。
して説明する。同図においてVINは微小直流電圧
信号であつて、同信号VINの正極側が入力端１ａ
に、負極側が入力端１ｂとなるように供給せられ
る。この入力端１ａは分岐されそれぞれの分岐路
にアナログスイツチS1，S3が接続され、同様に入
力端１ｂも分岐されそれぞれの分岐路にアナログ
スイツチS2，S4が接続されている。そして、アナ
ログスイツチS1，S4の他端側を共通とした後、こ
の共通接続部に演算増幅器Ａ１を接続する。なお
図中VOSIは増幅器Ａ１に起因して生ずるオフセツ
ト電圧で等価回路として示すものである。一方、
アナログスイツチS2，S3は他端側は接地されてい
る。２はクロツク信号発生部であつて、ここから
発生するデユーテイ50％のクロツク信号はアナロ
グスイツチS1，S2とS3，S4とに交互に供給して同
一スイツチS1〜S4開閉制御する。演算増幅器Ａ１
は、反転入力側に抵抗Ｒ１，Ｒ２により構成され
る分圧回路３が接続されるとともにこのうちの抵
抗Ｒ１が演算増幅器Ａ１の出力端に接続され、非
反転入力側に供給される直流電圧信号VINにオフ
セツト電圧VOSIを加算してなる電圧信号を高利得
例えば×100倍、×250倍又は×500倍程度に増幅す
る機能を持つたものである。Ａ２は各分岐用抵抗
Ｒ３，Ｒ３を経て供給される演算増幅器Ａ１の出
力VQを前記アナログスイツチS1〜S4の動作に同
期して開閉するアナログスイツチS5により＋１
倍、−１倍の利得で交互に増幅する演算増幅器で
ある。Ｒ４は演算増幅器Ａ２のフイードバツク用
抵抗、４は抵抗Ｒ５とコンデンサＣ１よりなるロ
ーパス・フイルタである。
次に、以上のように構成せる直流増幅回路の動
作を第２図に示すタイムチヤートに従つて説明す
る。クロツク信号発生部２から発生する第２図
ａ，ｂに示すクロツク信号CK，を用いてアナ
ログスイツチS1，S2とS3，S4とを交互にオンす
る。従つて、同スイツチS1，S2のオン時、直流電
圧信号VINの負極側はスイツチS2を介して接地さ
れ、正極側はスイツチS1を介して直流増幅回路に
加わる。逆に、スイツチS3，S4のオン時、直流電
圧信号VINの正極側はスイツチS3を介して接地さ
れ、負極側はスイツチS4を介してオフセツト電圧
VOSIに加わる。そこで各スイツチ動作時の演算増
幅器Ａ１の出力VQに注目してみると、アナログ
スイツチS1，S2のオンしている時刻T1において
は、 VQ（T1）＝Ｋ（VOSI＋VIN）、 ……(1) アナログスイツチS3，S4のオンしている時刻
T2においては、 VQ（T2）＝Ｋ（VOSI−VIN） ……(2) という出力電圧VQが得られる（第２図ｃ参照）。
ここで、Ｋは演算増幅器Ａ１の利得であつてＫ＝
１＋R2／R1であり、またVOSIは増幅器Ａ１のオ
フセツト電圧、VINは直流電圧信号である。以上
のようにして演算増幅器Ａ１で得られた出力電圧
VQは、クロツク信号発生部２のクロツク信号
によつて切替制御されるスイツチS5により、同ス
イツチS5がオンの時−１倍、同スイツチS5がオフ
の時＋１倍で増幅する演算増幅器Ａ２に供給して
復調する。したがつて、各スイツチS1〜S5の動作
時における演算増幅器Ａ２の出力電圧V0に注目
してみると、スイツチS1，S2がオン、S5がオフし
ている時刻T1においては、 V0（T1）＝VQ（T1）＝Ｋ（VOSI＋VIN）……(3) スイツチS3，S4がオン、スイツチS5がオンして
いる時刻T2においては、 V0（T2）＝−VQ（T2）＝−Ｋ（VOSI−VIN） …(4) という出力電圧V0が得られる（第２図ｄ参照）。
作を第２図に示すタイムチヤートに従つて説明す
る。クロツク信号発生部２から発生する第２図
ａ，ｂに示すクロツク信号CK，を用いてアナ
ログスイツチS1，S2とS3，S4とを交互にオンす
る。従つて、同スイツチS1，S2のオン時、直流電
圧信号VINの負極側はスイツチS2を介して接地さ
れ、正極側はスイツチS1を介して直流増幅回路に
加わる。逆に、スイツチS3，S4のオン時、直流電
圧信号VINの正極側はスイツチS3を介して接地さ
れ、負極側はスイツチS4を介してオフセツト電圧
VOSIに加わる。そこで各スイツチ動作時の演算増
幅器Ａ１の出力VQに注目してみると、アナログ
スイツチS1，S2のオンしている時刻T1において
は、 VQ（T1）＝Ｋ（VOSI＋VIN）、 ……(1) アナログスイツチS3，S4のオンしている時刻
T2においては、 VQ（T2）＝Ｋ（VOSI−VIN） ……(2) という出力電圧VQが得られる（第２図ｃ参照）。
ここで、Ｋは演算増幅器Ａ１の利得であつてＫ＝
１＋R2／R1であり、またVOSIは増幅器Ａ１のオ
フセツト電圧、VINは直流電圧信号である。以上
のようにして演算増幅器Ａ１で得られた出力電圧
VQは、クロツク信号発生部２のクロツク信号
によつて切替制御されるスイツチS5により、同ス
イツチS5がオンの時−１倍、同スイツチS5がオフ
の時＋１倍で増幅する演算増幅器Ａ２に供給して
復調する。したがつて、各スイツチS1〜S5の動作
時における演算増幅器Ａ２の出力電圧V0に注目
してみると、スイツチS1，S2がオン、S5がオフし
ている時刻T1においては、 V0（T1）＝VQ（T1）＝Ｋ（VOSI＋VIN）……(3) スイツチS3，S4がオン、スイツチS5がオンして
いる時刻T2においては、 V0（T2）＝−VQ（T2）＝−Ｋ（VOSI−VIN） …(4) という出力電圧V0が得られる（第２図ｄ参照）。
ここで、各スイツチS1〜S5の動作時間T1，T2
はデユーテイ50％としているた、T1＝T2である。
なお、演算増幅器Ａ２のもつオフセツト電圧VOS2
はＫ倍されて影響する演算増幅器Ａ１のオフセツ
ト電圧VOSIより充分に小さいので式中では無視し
て扱つている。そして、上式に基づいて得た演算
増幅器Ａ２の出力電圧V0は、後続のローパス・
フイルタ４を通すと、 V0＝0（1）＋0（2） ＝（OSI＋IN）−｛（OSI−IN）｝ ＝Ｋ・VIN となり、式中より演算増幅器Ａ１のオフセツト電
圧VOSIは取り除かれ、微小直流電圧信号VINに演
算増幅器Ａ１の利得Ｋに比例した出力0を得る
ことができる。
はデユーテイ50％としているた、T1＝T2である。
なお、演算増幅器Ａ２のもつオフセツト電圧VOS2
はＫ倍されて影響する演算増幅器Ａ１のオフセツ
ト電圧VOSIより充分に小さいので式中では無視し
て扱つている。そして、上式に基づいて得た演算
増幅器Ａ２の出力電圧V0は、後続のローパス・
フイルタ４を通すと、 V0＝0（1）＋0（2） ＝（OSI＋IN）−｛（OSI−IN）｝ ＝Ｋ・VIN となり、式中より演算増幅器Ａ１のオフセツト電
圧VOSIは取り除かれ、微小直流電圧信号VINに演
算増幅器Ａ１の利得Ｋに比例した出力0を得る
ことができる。
なお、本発明は上記実施例に限定されるもので
はない。クロツク信号発生部２は例えばクロツク
をバイナリ・フリツプ・フロツプ回路に入力し同
回路のＱ出力および出力端よりクロツク信号
CK（T1）および（T1）を取り出す構成であつ
てもよい。その他、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
はない。クロツク信号発生部２は例えばクロツク
をバイナリ・フリツプ・フロツプ回路に入力し同
回路のＱ出力および出力端よりクロツク信号
CK（T1）および（T1）を取り出す構成であつ
てもよい。その他、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
以上詳記したように本発明によれば、極性切替
を行なつて得た直流電圧信号を増幅する前段の演
算増幅器を高利得とした後、前記極性切替に同期
して同値の正利得および負利得で増幅する後段の
演算増幅器で復調しローパス・フイルタを通すよ
うにしたので、前段の演算増幅器が大きなオフセ
ツト電圧を持つ場合でも容易に取り除くことがで
きる。しかも本構成はスイツチ・演算増幅器とも
IC化可能であるので、構成簡単にしてワンチツ
プでIC化でき、スイツチの切替えによるノイズ
もなく高精度に直流入力電圧信号を増幅しうる直
流増幅回路を提供できる。
を行なつて得た直流電圧信号を増幅する前段の演
算増幅器を高利得とした後、前記極性切替に同期
して同値の正利得および負利得で増幅する後段の
演算増幅器で復調しローパス・フイルタを通すよ
うにしたので、前段の演算増幅器が大きなオフセ
ツト電圧を持つ場合でも容易に取り除くことがで
きる。しかも本構成はスイツチ・演算増幅器とも
IC化可能であるので、構成簡単にしてワンチツ
プでIC化でき、スイツチの切替えによるノイズ
もなく高精度に直流入力電圧信号を増幅しうる直
流増幅回路を提供できる。
第１図は本発明に係る直流増幅回路の一実施例
を示す構成図、第２図は第１図に示す回路の動作
を説明するタイムチヤートである。 VIN…直流電圧信号、S1〜S5…アナログスイツ
チ、２…クロツク信号発生部、VOSI…オフセツト
電圧、Ａ１，Ａ２…演算増幅器、４…ローパス・
フイルタ。
を示す構成図、第２図は第１図に示す回路の動作
を説明するタイムチヤートである。 VIN…直流電圧信号、S1〜S5…アナログスイツ
チ、２…クロツク信号発生部、VOSI…オフセツト
電圧、Ａ１，Ａ２…演算増幅器、４…ローパス・
フイルタ。
Claims (1)
- １ 直流入力電圧信号を、その極性を交互に切替
えて出力するスイツチ回路と、このスイツチ回路
の出力を高利得で増幅する第１の増幅器と、この
第１の増幅器の出力を前記スイツチ回路のオン・
オフ動作に同期して交互に同値の正利得および負
利得で増幅して復調する第２の増幅器と、この第
２の増幅器の出力部に接続され前記第１の増幅器
のもつオフセツト電圧のみ消去するローパス・フ
イルタとを備えてなることを特徴とする直流増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56034846A JPS57150206A (en) | 1981-03-11 | 1981-03-11 | Direct current amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56034846A JPS57150206A (en) | 1981-03-11 | 1981-03-11 | Direct current amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57150206A JPS57150206A (en) | 1982-09-17 |
| JPH0147928B2 true JPH0147928B2 (ja) | 1989-10-17 |
Family
ID=12425544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56034846A Granted JPS57150206A (en) | 1981-03-11 | 1981-03-11 | Direct current amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57150206A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214024A (ja) * | 2001-01-17 | 2002-07-31 | Yamato Scale Co Ltd | 重量測定装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495470A (en) * | 1983-02-07 | 1985-01-22 | Tektronix, Inc. | Offset balancing method and apparatus for a DC amplifier |
| JPS6335309U (ja) * | 1986-08-23 | 1988-03-07 | ||
| KR20060024669A (ko) * | 2004-09-14 | 2006-03-17 | 엘지전자 주식회사 | 디스에이블 기능을 가지는 연산 증폭기를 포함하는신호복조회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081250A (ja) * | 1973-11-16 | 1975-07-01 |
-
1981
- 1981-03-11 JP JP56034846A patent/JPS57150206A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081250A (ja) * | 1973-11-16 | 1975-07-01 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214024A (ja) * | 2001-01-17 | 2002-07-31 | Yamato Scale Co Ltd | 重量測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57150206A (en) | 1982-09-17 |
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