JPH0145034B2 - - Google Patents
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- Publication number
- JPH0145034B2 JPH0145034B2 JP58230472A JP23047283A JPH0145034B2 JP H0145034 B2 JPH0145034 B2 JP H0145034B2 JP 58230472 A JP58230472 A JP 58230472A JP 23047283 A JP23047283 A JP 23047283A JP H0145034 B2 JPH0145034 B2 JP H0145034B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- logic circuit
- test
- connection point
- good
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 45
- 239000000523 sample Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000004458 analytical method Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ロジツク回路試験装置、特に符号解
析法を利用し符号メモリを使用するロジツク回路
試験装置に関する。
析法を利用し符号メモリを使用するロジツク回路
試験装置に関する。
符号解析法（シグニチユア・アナリシス）と
は、所定のロジツク・パターンから成る一連のロ
ジツク信号を試験信号としてロジツク回路に供給
し、その特定の接続点（ノード）における擬似ラ
ンダム信号を所定期間だけ変調してその接続点に
おける独特のデータ・コードすなわちシグニチユ
ア（以下「符号」という。）を発生し、ロジツク
回路を試験する方法である。詳細については、例
えば1976年８月24日に発行されたゴードン等によ
る米国特許第3976864号明細書を参照されたい。
は、所定のロジツク・パターンから成る一連のロ
ジツク信号を試験信号としてロジツク回路に供給
し、その特定の接続点（ノード）における擬似ラ
ンダム信号を所定期間だけ変調してその接続点に
おける独特のデータ・コードすなわちシグニチユ
ア（以下「符号」という。）を発生し、ロジツク
回路を試験する方法である。詳細については、例
えば1976年８月24日に発行されたゴードン等によ
る米国特許第3976864号明細書を参照されたい。
符号解析試験装置の従来の使用法によれば、操
作者は、どの接続点を試験するかを決定し、その
接続点から符号を得、その符号をその接続点の期
待値と比較しなければならなかつた。また、操作
者は、被試験接続点を記憶しておかねばならず、
図面上に指示された接続点と被試験ロジツク回路
における実際の接続点とを一致させたり、特定の
被試験接続点における符号を決定したり、実際に
得た符号をその接続点で得られるべき符号（期待
値）と比較したりする等の種々の事務的な作業を
行なう必要があつた。特に大規摸な装置において
は、この作業の手間は操作者による誤りの確率を
増加させる原因になる。
作者は、どの接続点を試験するかを決定し、その
接続点から符号を得、その符号をその接続点の期
待値と比較しなければならなかつた。また、操作
者は、被試験接続点を記憶しておかねばならず、
図面上に指示された接続点と被試験ロジツク回路
における実際の接続点とを一致させたり、特定の
被試験接続点における符号を決定したり、実際に
得た符号をその接続点で得られるべき符号（期待
値）と比較したりする等の種々の事務的な作業を
行なう必要があつた。特に大規摸な装置において
は、この作業の手間は操作者による誤りの確率を
増加させる原因になる。
従来のいくつかの装置では、「ガイドされるテ
スト・プローブ」技術を用いて上述の事務的作業
の手間を減らそうとした。この技術によれば、所
定の試験接続点順に期待値が予め記憶されている
ので、操作者は設定された順序に正確に従うこと
を要求される。すなわち、これら従来装置には、
操作者が所定の試験接続点順にプローブを接続し
なければならないという欠点があつた。したがつ
て、操作者は、フイールド・サービスや組立てラ
インにおいて修理札に記載された故障症状を見て
最も不良部品がありそうだと感じる順序に従つて
基板領域を試験することができなかつた。
スト・プローブ」技術を用いて上述の事務的作業
の手間を減らそうとした。この技術によれば、所
定の試験接続点順に期待値が予め記憶されている
ので、操作者は設定された順序に正確に従うこと
を要求される。すなわち、これら従来装置には、
操作者が所定の試験接続点順にプローブを接続し
なければならないという欠点があつた。したがつ
て、操作者は、フイールド・サービスや組立てラ
インにおいて修理札に記載された故障症状を見て
最も不良部品がありそうだと感じる順序に従つて
基板領域を試験することができなかつた。
したがつて、本発明の目的は、種々の事務的作
業の必要がなく、且つ所定の試験接続点順序に従
う必要のないロジツク回路試験装置を提供するに
ある。
業の必要がなく、且つ所定の試験接続点順序に従
う必要のないロジツク回路試験装置を提供するに
ある。
本発明による符号解析技術を用いた回路試験装
置は、正常動作状態のロジツク回路から得られる
可能性のある符号のリストを具えている。ロジツ
ク回路の試験中、操作者は、その回路の任意の試
験接続点にプローブをランダムに接続してそれら
の符号を得る。符号が得られると、本発明による
装置は、直ちにリストを検索して被試験ロジツク
回路から得られた符号中にリスト内の符号と一致
するものがあるかどうかをチエツクする。一致す
るものが見付かると良好を示す合格の表示を行な
い、反対に、一致するものが見付からないと不良
を示す不合格の表示を行なう。
置は、正常動作状態のロジツク回路から得られる
可能性のある符号のリストを具えている。ロジツ
ク回路の試験中、操作者は、その回路の任意の試
験接続点にプローブをランダムに接続してそれら
の符号を得る。符号が得られると、本発明による
装置は、直ちにリストを検索して被試験ロジツク
回路から得られた符号中にリスト内の符号と一致
するものがあるかどうかをチエツクする。一致す
るものが見付かると良好を示す合格の表示を行な
い、反対に、一致するものが見付からないと不良
を示す不合格の表示を行なう。
不良の接続点の符号が他の接続点の良好な符号
と一致する確率は、非常に低い。不良な基板には
典型的にいくつかの誤つた符号が存在することを
認識すれば、不良の基板を良好と判断する可能性
は更に減少する。
と一致する確率は、非常に低い。不良な基板には
典型的にいくつかの誤つた符号が存在することを
認識すれば、不良の基板を良好と判断する可能性
は更に減少する。
以下、添付図を参照して本発明を具体的に説明
する。
する。
図は、本発明の好適な一実施例を示すブロツク
図である。操作者は、試験信号を受けている被試
験ロジツク回路１００にプローブを接続し、この
回路１００の試験接続点からランダムに符号を導
出する。すなわち、試験プローブ１１０を具えた
符号発生器１２０は、回路１００の試験接続点か
らの擬似ランダム信号を処理して符号を発生す
る。
図である。操作者は、試験信号を受けている被試
験ロジツク回路１００にプローブを接続し、この
回路１００の試験接続点からランダムに符号を導
出する。すなわち、試験プローブ１１０を具えた
符号発生器１２０は、回路１００の試験接続点か
らの擬似ランダム信号を処理して符号を発生す
る。
被試験ロジツク回路１００から符号を得ると、
比較器１６０は、符号発生器１２０からライン１
５０を介してその符号を受け、良好な符号を記憶
した符号メモリ１８０の検索を行ない、回路１０
０から得た符号と符号メモリ１８０内に存在する
符号とが一致するかどうかを判断する。なお、操
作者は、回路１００を試験する前に、記憶媒体及
び制御器１９０から符号メモリ１８０に適当な一
連の良好な符号を移すという必要な作業を行な
う。記憶媒体１９０には、本発明装置により試験
しようとする回路１００を含むすべての回路に対
する良好な符号が前もつて記憶されている。
比較器１６０は、符号発生器１２０からライン１
５０を介してその符号を受け、良好な符号を記憶
した符号メモリ１８０の検索を行ない、回路１０
０から得た符号と符号メモリ１８０内に存在する
符号とが一致するかどうかを判断する。なお、操
作者は、回路１００を試験する前に、記憶媒体及
び制御器１９０から符号メモリ１８０に適当な一
連の良好な符号を移すという必要な作業を行な
う。記憶媒体１９０には、本発明装置により試験
しようとする回路１００を含むすべての回路に対
する良好な符号が前もつて記憶されている。
任意の回路の良好な符号は、次の２つの方法に
より記憶媒体及び制御器１９０に記憶させること
ができる。すなわち、第１の方法では、従来方法
を用い被試験回路の予め定められた符号表を記憶
させる。第２の方法では、操作者が、被試験回路
と同じ型式で良好に動作する回路の試験接続点に
ランダムにプローブを接続し、各試験接続点から
得た符号を記憶媒体及び制御器１９０に記憶させ
る。
より記憶媒体及び制御器１９０に記憶させること
ができる。すなわち、第１の方法では、従来方法
を用い被試験回路の予め定められた符号表を記憶
させる。第２の方法では、操作者が、被試験回路
と同じ型式で良好に動作する回路の試験接続点に
ランダムにプローブを接続し、各試験接続点から
得た符号を記憶媒体及び制御器１９０に記憶させ
る。
ライン１５０の信号が指示する如く、符号発生
器１２０からの符号がライン１５５に発生する
と、走査制御器１７０によつて符号メモリ１８０
に記憶された符号を順次ライン１８２上に読み出
す。ライン１７２上の信号は、各符号がライン１
８２に出力していることを表わす。走査制御器１
７０は、ライン１７２上の信号に応答してライン
１７８上に信号を発生する。すると、比較器１６
０は、ライン１５５からの符号とライン１８２か
らの符号とを比較する。２つの符号が同一の場
合、ライン１６７に一致信号が発生し、一致指示
器２０２を駆動し合格（良）であることを表示す
る。また、一度ライン１５５からの符号が符号メ
モリ１８０内の符号の１つと一致すると、一致検
索は終了し一致指示器２０２は表示を続ける。次
に、操作者は、ランダムに選択した他の試験接続
点から異なる符号を得る操作を行なう。
器１２０からの符号がライン１５５に発生する
と、走査制御器１７０によつて符号メモリ１８０
に記憶された符号を順次ライン１８２上に読み出
す。ライン１７２上の信号は、各符号がライン１
８２に出力していることを表わす。走査制御器１
７０は、ライン１７２上の信号に応答してライン
１７８上に信号を発生する。すると、比較器１６
０は、ライン１５５からの符号とライン１８２か
らの符号とを比較する。２つの符号が同一の場
合、ライン１６７に一致信号が発生し、一致指示
器２０２を駆動し合格（良）であることを表示す
る。また、一度ライン１５５からの符号が符号メ
モリ１８０内の符号の１つと一致すると、一致検
索は終了し一致指示器２０２は表示を続ける。次
に、操作者は、ランダムに選択した他の試験接続
点から異なる符号を得る操作を行なう。
ライン１５５からの符号と符号メモリ１８０内
の符号が一致しない場合、不一致信号がライン１
６７に発生し、不一致指示器２０４を駆動し不合
格（不良）であることを表示する。よつて、操作
者は、不良状態が発生した接続点に信号を供給す
る回路を試験する。走査制御器１７０はライン１
７６上のメモリ信号の終了をモニタしているの
で、この走査制御器１７０は、符号メモリ１８０
から最終符号がいつ読み出されたかを判断でき
る。走査制御器１７０は、ライン１７３を介し
て、比較器１６０に、ライン１５５の符号が符号
メモリ１８０からのライン１８２上の最終符号ま
でに一致するかしないかに応じてライン１６７に
それぞれ合格又は不合格信号を発生させる。
の符号が一致しない場合、不一致信号がライン１
６７に発生し、不一致指示器２０４を駆動し不合
格（不良）であることを表示する。よつて、操作
者は、不良状態が発生した接続点に信号を供給す
る回路を試験する。走査制御器１７０はライン１
７６上のメモリ信号の終了をモニタしているの
で、この走査制御器１７０は、符号メモリ１８０
から最終符号がいつ読み出されたかを判断でき
る。走査制御器１７０は、ライン１７３を介し
て、比較器１６０に、ライン１５５の符号が符号
メモリ１８０からのライン１８２上の最終符号ま
でに一致するかしないかに応じてライン１６７に
それぞれ合格又は不合格信号を発生させる。
上述の如く、本発明は、予め複数の試験接続点
から得られる複数の良好な符号を求めておき、こ
れら複数の良好な符号と任意の１つの試験接続点
から得た符号とを順次比較し、この任意の１つの
試験接続点から得た符号が複数の良好な符号の内
の１つと一致した場合に良と表示し、複数の良好
な符号の総てと一致しない場合に不良と表示する
ので、操作者は、任意の１つの試験接続点から得
た符号を良好な符号と自分で比較するための種々
の事務的作業を省略できると共に、所定の試験接
続点順にプローブを接続する必要がない。
から得られる複数の良好な符号を求めておき、こ
れら複数の良好な符号と任意の１つの試験接続点
から得た符号とを順次比較し、この任意の１つの
試験接続点から得た符号が複数の良好な符号の内
の１つと一致した場合に良と表示し、複数の良好
な符号の総てと一致しない場合に不良と表示する
ので、操作者は、任意の１つの試験接続点から得
た符号を良好な符号と自分で比較するための種々
の事務的作業を省略できると共に、所定の試験接
続点順にプローブを接続する必要がない。
図は、本発明による好適な一実施例を示すブロ
ツク図である。 １００……被試験回路、１６０……比較手段、
１８０……記憶手段、２０２，２０４……表示手
段。
ツク図である。 １００……被試験回路、１６０……比較手段、
１８０……記憶手段、２０２，２０４……表示手
段。
Claims (1)
- 【特許請求の範囲】 １ 被試験ロジツク回路に試験信号を供給し、上
記被試験ロジツク回路の所定の接続点から得たロ
ジツク信号を符号化して上記被試験ロジツク回路
を試験する装置において、 上記被試験ロジツク回路が正常な場合に、上記
被試験ロジツク回路の複数の所定接続点の各々か
ら得られる良好な複数の符号を予め記憶する手段
と、 上記被試験ロジツク回路の上記複数の所定接続
点の中の任意の１つの接続点から得た符号と上記
記憶手段に記憶された良好な複数の符号とを順次
比較し、上記任意の１つの接続点から得た符号が
上記良好な複数の符号の内の少なくとも１つと一
致した場合に一致信号を発生すると共に、上記任
意の１つの接続点から得た符号が上記良好な複数
の符号の総てと一致しない場合に不一致信号を発
生する比較手段と、 該比較手段からの上記一致信号又は不一致信号
に応じて上記被試験ロジツク回路の動作の良不良
を表示する手段とを具えたロジツク回路試験装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/446,907 US4527272A (en) | 1982-12-06 | 1982-12-06 | Signature analysis using random probing and signature memory |
| US446907 | 1989-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132378A JPS59132378A (ja) | 1984-07-30 |
| JPH0145034B2 true JPH0145034B2 (ja) | 1989-10-02 |
Family
ID=23774279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58230472A Granted JPS59132378A (ja) | 1982-12-06 | 1983-12-06 | ロジツク回路試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4527272A (ja) |
| JP (1) | JPS59132378A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4987528A (en) * | 1988-03-14 | 1991-01-22 | Johnson Service Company | Signature analysis control system for a stamping press |
| US5488615A (en) * | 1990-02-28 | 1996-01-30 | Ail Systems, Inc. | Universal digital signature bit device |
| US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| US5630048A (en) * | 1994-05-19 | 1997-05-13 | La Joie; Leslie T. | Diagnostic system for run-time monitoring of computer operations |
| DE19536203A1 (de) * | 1994-09-28 | 1996-04-11 | Nec Corp | Fehlerdiagnoseverfahren für eine sequentielle Schaltung |
| US6397362B1 (en) * | 1997-09-24 | 2002-05-28 | Nec Corporation | Fault diagnosis method and system for a sequential circuit |
| US6243615B1 (en) * | 1999-09-09 | 2001-06-05 | Aegis Analytical Corporation | System for analyzing and improving pharmaceutical and other capital-intensive manufacturing processes |
| US6721216B2 (en) | 2001-03-30 | 2004-04-13 | Intel Corporation | Memory addressing structural test |
| US6757209B2 (en) | 2001-03-30 | 2004-06-29 | Intel Corporation | Memory cell structural test |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975356A (ja) * | 1972-11-24 | 1974-07-20 | ||
| JPS5176040A (en) * | 1974-09-03 | 1976-07-01 | Hewlett Packard Yokogawa | Dejitarukairono shikensochi |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4058851A (en) * | 1976-10-18 | 1977-11-15 | Sperry Rand Corporation | Conditional bypass of error correction for dual memory access time selection |
| US4099668A (en) * | 1976-10-29 | 1978-07-11 | Westinghouse Electric Corp. | Monitoring circuit |
| US4194113A (en) * | 1978-04-13 | 1980-03-18 | Ncr Corporation | Method and apparatus for isolating faults in a logic circuit |
| JPS5585264A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
| FR2474785A1 (fr) * | 1980-01-09 | 1981-07-31 | Cit Alcatel | Dispositif de controle d'un generateur numerique de signaux |
-
1982
- 1982-12-06 US US06/446,907 patent/US4527272A/en not_active Expired - Fee Related
-
1983
- 1983-12-06 JP JP58230472A patent/JPS59132378A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975356A (ja) * | 1972-11-24 | 1974-07-20 | ||
| JPS5176040A (en) * | 1974-09-03 | 1976-07-01 | Hewlett Packard Yokogawa | Dejitarukairono shikensochi |
Also Published As
| Publication number | Publication date |
|---|---|
| US4527272A (en) | 1985-07-02 |
| JPS59132378A (ja) | 1984-07-30 |
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