JPH01318135A - 直接メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、直接メモリアクセス制御回路に関し、例え
ばマイクロプログラム制御方式により一連のデータ転送
制御が行われるものに利用して有効な技術に関するもの
である。

〔従来の技術〕

マイクロプロセッサに内蔵された直接メモリアクセス制
御回路に関しては、例えば０１日立製作所昭和６０年９
月発行ｒ日立マイクロコンピュータデータブック　８・
１６ビソト　プロセッサ」頁４６４〜頁４７４がある。

この直接メモリアクセス制御回路では、データ転送をバ
スのあきサイクルが入らない方式（１回のリード／ライ
トに各３クロツクを用いる）で行っている。

〔発明が解決しようとする課題〕

上記の直接メモリアクセス制御回路では、バス制御信号
及びデータ転送元（ソース側）、転送先（ディストネー
ション側）のアドレス発行を行うための時間が短く、ク
ロックの高周波数化のネソりとなっている。また、上記
クリティカルパスを解消するためには、１回のデータ転
送に要するクロック数を増加させる必要があり、データ
転送中にバスのあきサイクルが入ることになる。

この発明の目的は、高速動作化を実現した直接メモリア
クセス制御回路を提供することある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、１バイトのデータ転送を実行するための一連
の動作制御ステップ中に、次に転送すべき１バイトのデ
ータ転送のためのアドレス出力を含ませる。

〔作　用〕

上記した手段によれば、次のデータ転送サイクルに入る
と同時に、アドレス信号の発行ができるから、高速動作
化が可能になる。

〔実施例〕

第１図には、この発明に係る直接メモリアクセス制御回
路の一実施例のブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。

この実施例の直接メモリアクセス制御回路は、マイクロ
プログラム制御方式により、データ転送のための一連の
動作制御が行われる。それ故、制御回路Ｃ０ＮＴには、
上記マイクロプログラム制御のためのマイクロプロゲラ
１．ＲＯＭ（以下、単にｍＲＯＭという）を持つもので
ある。

この実施例の直接メモリアクセス制御回路は、次のよう
なレジスタを持つ。

ソースアドレスレジスタ５ＡＲＯは、チャンネル０の転
送元アドレスを指定する。このレジスタ５ＡＲＯは、特
に制限されないが、１９ビツトを持ち、メモリ管理ユニ
ットを介さずメモリの場合は５１２にバイトまで、Ｉｌ
ｏの場合は６４にハイドまで直接アクセスすることがで
きる。

ディスティネーションアドレスレジスタＤＡＲＯは、チ
ャンネル０の転送先のアドレスを指定する。このレジス
タＤＡＲＯは、１９ビツトを持ち、上記同様にメモリ管
理ユニットを介さずメモリの場合は５１２にバイトまで
、Ｉｌｏの場合は６４にバイトまで直接アクセスできる
。

バイトカウントレジスタＢＣＲＯは、チャンネルＯの転
送バイト数を指定する。このレジスタＢＣＲＯは、１６
ビツトを持ち、最大６４にバイトまで指定することがで
きる。ｎバイト転送をしたい場合には、内部バスＢＵＳ
を介してこのレジスタＢＣＲＯを指定して“ｎ”を書き
込む。１バイトの転送が終了すると９．上記制御回路Ｃ
０ＮＴからの信号と、計数回路ＩＮＣ／ＤＥＣにより−
１され、転送終了時には“０”になる。

メモリアドレスレジスタＭＡＲＬは、チャンネル１で転
送元になり。あるいは転送先になるメモリアドレスを指
定する。このレジスタＭＡＲＩは、上記同様に１９ビツ
トを持ち、メモリ管理ユニットを介さずメモリの場合は
５ｉ２にバイトのアドレス空間をアクセスする。

Ｉ１０アドレスレジスタＩＡＲＩは、チャンネル１で転
送元になる。あるいは転送先になるｌ１０（入出力装置
）のアドレスを指定する。このレジスタＩＡＲＩは、特
に制限されないが、１６ビ゛ソトを持ち、上記同様にメ
モリ管理ユニットを介さず６４にバイトまでの夏１０を
直接アクセスできる。

バイトカウントレジスタＢＣＲ１は、チャンネルｌの転
送バイト数を指定する。このレジスタＢＣＲＩは、前記
同様に１６ビツトを持ち、最大６４バイトまで指定する
ことができ、ｎバイト転送をしたい場合には、上記同様
に内部バスＢＵＳを介してこのレジスタＢＣＲＯを指定
してｎ”を書き込む。１バイトの転送が終了すると、上
記制御回路Ｃ０ＮＴからの信号と、計数回路ＩＮＣ／Ｄ
ＥＣにより−１され、転送終了時には０″になる。

ステータスレジスタＤＳＴＡＴは、特に制限されないが
、８ビツトを持ち、上記チャンネルＯと１についてのイ
ネーブルビット、それに対する書き込み許可ビット、チ
ャンネルＯと１に対するＤＭＡ割り込み許可ピント、チ
ャンネルＯと１に共通のマスターイネーブルビット等を
持つ。

例えば、マスターイネーブルビットは、上記チャンネル
０，１のイネーブルビットに１″を書き込むと、自動的
に“１”になり、ＤＭＡ動作が開始される。ＮＭ［が入
力されると、このマスターイネーブルビットは、“０”
にリセットされ、ＤＭＡ動作は停止し、制御がマイクロ
プロセッサに移り、この後ＤＭＡ動作を再開するために
は、既に“１”がセットされていても、チャンネル０又
は１のイネーブルビットに“ｌ”をセットすることが必
要である。このマスターイネーブルビットには、ソフト
ウェアにより直接にデータを書き込むことはできなく、
リセット時に０”にイニシャライズされる。

モードレジスタＤＭＯＤＥは、特に制限されないが、８
ビツトからなるが、そのうち、２ピントを用いて、チャ
ンネルＯの転送先についてメモリか、Ｉｌｏか、及びア
ドレスの増減を指定する。

これらビットは、リセット時にＯ”にイニシャライズさ
れる。残りの２ビツトを用いて、チャンネルＯの転送元
について、メモリかＩｌｏか、及びアドレスの増減を指
定する。これらの２ビツトは、リセット時に“０”にイ
ニシャライズされる。

上記４ビツトの組み合わせにより、１６通りの転送モー
ドの指定が可能になる。そして、残りＩビットは、チャ
ンネルＯのメモリとメモリ相互の転送モードを指定する
。

コントロールレジスタＤＣＮＴＬは、特に制限されない
が、８ビツトからなり、ウェイトステート数の設定に使
用されるもの、チャンネル１の転送元、転送先の指定、
及び１バイト転送後のメモリアドレスレジスタの変化を
指定するものからなる。

例えば、サイクルスチールモードに指定した場合の動作
は、第２図に示すように、ＤＭＡは１バイトの転送ごと
にマイクロプロセッサＣＰＵに制御を移す。マイクロプ
ロセッサＣＰＵは、ｌマシンサイクルの実行を行い、再
びＤＭＡに制御を移す。このような繰り返しを転送終了
条件が成立するまで続ける。

これに対してバーストモードの場合には、ＤＭＡ転送が
終了するまで（バイトカウントレジスタがＯＯＨになる
まで）、ＤＭＡサイクルが続き、その後にマイクロプロ
セッサＣＰ　Ｕが動作を再開することになる。

回ｉｐ＆ＲＣは、コントロールレジスタＤＣＮＴＬに指
定されたビットに対して、転送要求信号ＤＥＲＱＯ１Ｄ
ＲＥＱＩが、エツジ又はレベルかを判定して、ＤＭＡ動
作とＣＰＵ動作の関係が制御される。

回路Ｂ＆ＣＣは、バスとマイクロプロセッサＣＰＵの制
御を受は持つものである。

駆動回路ＤＲＶは、転送元及び転送先のアドレス信号を
出力するためのバス駆動回路であり、特に制限されない
が、後述するような先出しによるアドレス信号を保持す
るラッチ回路ＦＦを内蔵している。

この実施例では、上記制御回路ＣＯＮ　Ｔに含まれる一
連のデータ転送動作を実行するマイクロプログラムが格
納されたｍＲＯＭによるデータ転送動作を次のようにす
る。

第３図には、ｍＲＯＭによる大まかなデータ転送動作を
説明するためのフローチャート図が示されている。

データ転送のための大まかな処理は、例えば処理ＭｉＯ
ないしＭｉ３からなり、処理ＭｉＯではソース又はディ
スティネーションアドレスを形成し、処理Ｍｉｌにより
それをアドレスバスから出力させる。処理Ｍｉ２ではソ
ース側アクセスのときにはリードデータをデータバス上
に出力させ、ディスティネーション側アクセスのときに
はライトデータをデータバス上に出力させる。処理Ｍｉ
３ではそのサイクルの終了処理を行う。上記一連の処理
のうち、最初の１バイト転送動作においては、ソース側
アクセスのための処理ＭｉＯないしＭｉ２を行う。この
後に、データ転送の終了を判定して、終了でなければそ
のサイクルの処理Ｍｉ３と並行して、次の転送動作のた
めのアドレスの出力（この場合にはディスティネーショ
ンアドレスとなる）を行い、次のサイクルの処理Ｍｉｌ
に戻る。以上のループの繰り返しにより、転送動作が終
了したなら、処理Ｍ　ｉ　３のみを行い転送エンドとな
る。上記のように処理ＭｉＯは、転送元又は転送先のア
ドレス信号を形成するための動作とされる。この構成で
は、最初の１バイト転送のためのアドレス出力動作は、
ｍＲＯＭからの読み出されたマイクロ命令に従ってアド
レス信号を形成するが、それ以降のアドレスの形成は、
その転送動作処理における終了処理Ｍｉ３と並行して、
言い換えるならば、それと同時に次サイクルのためのソ
ース又はディスティネーションのアドレスを形成させる
処理Ｍ　ｉ　Ｏを行わせる。これにより、次の転送先又
は転送元のアドレス信号は、上記駆動回路ＤＲＶに含ま
れるラッチ回路ＦＦに取り込まれるものである。したが
って、次サイクルの開始とともにアドレスバス上にアド
レス信号を出力させることができる。

このことを、前記第２図に示したサイクルスチールモー
ドの場合のタイミング図を参照して説明すると、あるＤ
ＭＡサイクルの前半のソース側サイクルにおいては、図
示しない１つ前のＤＭＡ転送サイクルでの後半のディス
ティネーションアドレスの出力動作におけるクロックＴ
３のときに、そのサイクルのライトデータを出力させる
処理Ｍｉ３とともに、このＤＭＡサイクルのためのソー
スアドレスを出力させる処理ＭｉＯが並行して行われる
。それ故、このＤＭＡサイクルの開始ととともに、言い
えるならば、クロックＴＩでラッチ回路ＦＦのアドレス
信号に基づいて駆動回路ＤＲ■を動作させることにより
、ソースアドレス信号の出力が可能になる。そして、ク
ロックＴ２ではリードデータをデータバス上に出力させ
るという処理ＭＩ２が行われ、クロックＴ３ではそのサ
イクルの終了処理Ｍｉ３と、それに続いて行われるディ
スティネーションアドレス信号を形成するという処理Ｍ
　ｉ　Ｏが並行して行われる。したがって、このＤＭＡ
サイクルの後半の動作であるディスティネーションアド
レスの出力動作は、上記同様にクロックＴ１とともに直
ちに開始され、クロックＴ２によりライトデータをデー
タバス上に出力させ、クロックＴ３ではそのサイクルの
終了処理Ｍｉ３と、次に行われるべき１バイトの転送動
作のためのソースアドレス信号を形成するという処理Ｍ
　ｉ　Ｏとが並行して行われる。

これにより、上記処理を従来のように１回のデータ転送
が終了した後に次のデータ転送に関するマイクロ命令を
順次発行する手法に従って示した第４図のフローチャー
ト図に比べて、第３図に示したようなマイクロ命令の発
行のパイプライン化を行ったこの実施例においては、実
質的な処理数を減らせるとこが可能となる。すなわち、
１つの処理に対応して１クロツクを割り当てるものとす
ると、１バイトのデータ転送に要する時間が４クロツク
から３クロツクに減らせる。第２図に示すようなデユア
ルアドレス転送では、８クロツクから６クロツクに短縮
される。これにより、単純にいってデータ転送速度が３
３％も短縮させることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１１バイトのデータ転送を実行するための一連の動
作制御ステップ中に、次に転送すべき１バイトのデータ
転送のためのアドレス形成動作を含ませることにより、
次のデータ転送サイクルに入ると同時に、バス上にアド
レス信号を発行することができるから、内部での実質的
なりクティカルパスが無くなり高速動作化が可能となる
という効果が得られる。

（２）１回のデータ転送動作と、それに引き続いて実行
される次のデータ転送動作のアドレス信号を形成すると
いうマイクロ命令の発行とを並行して行わせるという極
めて簡単な構成により、高速動作化が可能になるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、次の動作サイ
クルのためのソースアドレス又はディスティネーション
アドレスを形成する処理は、上記のようにそのサイクル
を終了させる処理中に含ませるものの他、その前に行う
ようにしてもよい。また、先に形成されるアドレス信号
を保持するランチ回路は、上記のように駆動回路に含ま
せるものの他、１つの内部レジスタとして構成するもの
であってもよい。

また、各レジスタの種類はその機能は、種々の実施例形
態を取ることができるものである。例えば、転送すべき
データを保持するためのバッファメモリを持つものであ
ってもよい。

この発明に係る直接メモリアクセス制御回路は、マイク
ロプロセッサやマイクロコンピュータユニットに内蔵さ
れるものの他、１つの半導体集積回路装置に構成される
ものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、１バイトのデータ転送を実行するための一
連の動作制御ステップ中に、次に転送すべき１バイトの
データ転送のためのアドレス形成動作を含ませることに
より、次のデータ転送サイクルに入ると同時に、バス上
にアドレス信号を発行することができるから、内部での
実質的なりクティカルパスが無くなり高速動作化が可能
となる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、その動作の一例を説明するためのフローチャ
ート図、 第４図は、この発明のデータ転送動作を従来技術の手法
により行うものとした場合のフローチャート図である。 Ｃ０ＮＴ・・制御回路、ｍＲＯＭ・・マイクロプログラ
ムＲＯＭ、ＤＲＶ・・駆動回路、５ＡＲ０・・ソースア
ドレスレジスタ、ＤＡＲＯ・・ディスティネーションア
ドレスレジスタ、ＢＣＲＯ。 ＢＣＲＩ・・バイトカウントレジスタ、ＭＡＲＩ・・メ
モリアドレスレジスタ、ＴＡＲＩ・・■１０アドレスレ
ジスタ、ＤＳＴＡＴ・・ステータスレジスタ、ＤＭＯＤ
Ｅ・・モードレジスタ、ＤＣＮＴＬ・・コントロールレ
ジスタ、Ｐ＆ＲＣ・・プライオリティ及リクエスト制御
回路、Ｂ＆ＣＣ・・バス＆ＣＰＵ制御回路、ＩＮＣ／Ｄ
ＥＣ・・計数回路、Ｂｕｓ・・内部バス

Claims (1)

1. 【特許請求の範囲】 １、１バイトのデータ転送を実行するための一連の動作
   制御ステップ中に、次に転送すべき１バイトのデータ転
   送を実行するためのアドレス出力を含ませたことを特徴
   とする直接メモリアクセス制御回路。 ２、上記データ転送を実行するための一連の動作制御は
   、マイクロプログラム制御方式により行われるものであ
   り、データ転送が未完了であるとの判定結果に従い上記
   次のアドレス出力が行われることを特徴とする特許請求
   の範囲第１項記載の直接メモリアクセス制御回路。 ３、上記アドレス出力は、出力回路に設けられるラッチ
   回路にアドレス信号を保持させる動作であることを特徴
   とする特許請求の範囲第１又は第２項記載の直接メモリ
   アクセス制御回路。