JPH01316919A - 積層セラミックス素子 - Google Patents
積層セラミックス素子Info
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- JPH01316919A JPH01316919A JP14678788A JP14678788A JPH01316919A JP H01316919 A JPH01316919 A JP H01316919A JP 14678788 A JP14678788 A JP 14678788A JP 14678788 A JP14678788 A JP 14678788A JP H01316919 A JPH01316919 A JP H01316919A
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- laminated
- green sheets
- ceramic element
- laminated ceramic
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- 238000010030 laminating Methods 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は、セラミックス電子素子、特に積層セラミック
ス素子に関するものである。
ス素子に関するものである。
［従来の技術１
従来の積層セラミックス素子は、第１図及び第２図に示
すような単純な二極構造のものであった（図中の１及び
２は電極を示す）。
すような単純な二極構造のものであった（図中の１及び
２は電極を示す）。
而して、従来のこの種積層セラミックス素子には、その
二極構造の為に、外部電極の引き出し方向が制約される
結果、積層される各セラミックスグリーンシート上に形
成される内部電極のパターン及びその組合せの自由も制
約されるという問題があった。
二極構造の為に、外部電極の引き出し方向が制約される
結果、積層される各セラミックスグリーンシート上に形
成される内部電極のパターン及びその組合せの自由も制
約されるという問題があった。
〔本発明の目的１
本発明は、積層セラミックス素子の内部電極パターンの
構造及び積層の仕組を変えることによって、積層セラミ
ックス素子のモジュール化及び多極構造化を実現し、そ
の用途の多様性を図ることを目的とする。
構造及び積層の仕組を変えることによって、積層セラミ
ックス素子のモジュール化及び多極構造化を実現し、そ
の用途の多様性を図ることを目的とする。
〔本発明の構成１
積層セラミックスチップ素子の代表的な製造方法は下２
のとおりである。
のとおりである。
即ち、まず主成分の金属酸化物に数種の副成分を添加、
混合、仮焼した後再粉砕を施して混合粉末とする。
混合、仮焼した後再粉砕を施して混合粉末とする。
次に、この混合粉末に数種類の有機溶媒を加え、スラリ
ー状にして成膜する。この膜に内部電極を印刷し、これ
を適当枚数重ねて積層構造とした後、熱プレスをして圧
着させる。
ー状にして成膜する。この膜に内部電極を印刷し、これ
を適当枚数重ねて積層構造とした後、熱プレスをして圧
着させる。
更に、これを規定の大きさに切断し、脱脂、焼結して焼
結体を得、これに外部電極を塗布し、焼付けをして積層
チップ素子を得る。
結体を得、これに外部電極を塗布し、焼付けをして積層
チップ素子を得る。
本発明は、このような製造工程中、スラリー状に成膜さ
れたセラミックスグリーンシート上に内部電極を形成し
て、これを積層する工程に於て、内部電極のパターン構
造及び外部への電極引出し方向に異なったものを組み合
わせることにより、素子のモジュール化及び多極構造化
を実現した積層セラミックス素子を提供するものである
。
れたセラミックスグリーンシート上に内部電極を形成し
て、これを積層する工程に於て、内部電極のパターン構
造及び外部への電極引出し方向に異なったものを組み合
わせることにより、素子のモジュール化及び多極構造化
を実現した積層セラミックス素子を提供するものである
。
［実施例１
そこで、以下、本発明の実施例を図面に基づいて説明す
る。
る。
（実施例１）
本実施例は、第３図にその等価回路を示すような五極構
造を有する積層セラミックスチップ素子の場合である。
造を有する積層セラミックスチップ素子の場合である。
第４図に示すように、印刷などの方法によってそれぞれ
所定の内部電極パターン８．９．１０．１１．１２．１
３を形成したセラミックスグリーンシート１５．１６．
１７．１８等を所要枚数積層し、その上下には内部電極
パターンの無いセラミックスグリーンシー１−を所要枚
数重ねて、全体を加熱プレスし、脱脂、焼結等の必要な
手段を施すことにより、積層プレス体を得る。
所定の内部電極パターン８．９．１０．１１．１２．１
３を形成したセラミックスグリーンシート１５．１６．
１７．１８等を所要枚数積層し、その上下には内部電極
パターンの無いセラミックスグリーンシー１−を所要枚
数重ねて、全体を加熱プレスし、脱脂、焼結等の必要な
手段を施すことにより、積層プレス体を得る。
かくして得られた積層プレス体の内部電極が外部に露出
している箇所に外部電極３．４．５．６．７を付して完
成した積層セラミックスチップ素子の外観斜視図を第５
図に示し、その断面図を第６図に示す。
している箇所に外部電極３．４．５．６．７を付して完
成した積層セラミックスチップ素子の外観斜視図を第５
図に示し、その断面図を第６図に示す。
第５図に於ける外部電極３．４．５．６．７は、第３図
に示す等価回路の電極３．４．５．６，７にそれぞれ対
応し、また第６図に於ける内部電極８．９．１０．１１
．１２は、第４図に於ける内部電極８．９．１０．１１
．１２にそれぞれ対応する。
に示す等価回路の電極３．４．５．６，７にそれぞれ対
応し、また第６図に於ける内部電極８．９．１０．１１
．１２は、第４図に於ける内部電極８．９．１０．１１
．１２にそれぞれ対応する。
（実施例２）
本実施例は、第７図にその等価回路を示すような、モジ
ュールタイプの五極構造を有する積層セラミックスチッ
プ素子の場合である。
ュールタイプの五極構造を有する積層セラミックスチッ
プ素子の場合である。
第８図に示すように、それぞれ所定の内部電極パターン
を形成したセラミックスグリーンシートを、実施例１の
場合と同様に所要枚数積層し、必要な手段を施した後、
内部電極が外部に露出している箇所に外部電極１９．２
０．２１．２２．２３を付して完成した積層セラミック
スチップ素子の外観斜視図を第９図に示す。
を形成したセラミックスグリーンシートを、実施例１の
場合と同様に所要枚数積層し、必要な手段を施した後、
内部電極が外部に露出している箇所に外部電極１９．２
０．２１．２２．２３を付して完成した積層セラミック
スチップ素子の外観斜視図を第９図に示す。
またその断面図は、第１０図に示すようになる。
なお、第９図及び第１Ｏ図に於ける外部電極１９．２０
．２１．２２．２３は、第７図に示す等価回路の電極１
９．２ｏ、２１．２２．２３にそれぞれ対応する。
．２１．２２．２３は、第７図に示す等価回路の電極１
９．２ｏ、２１．２２．２３にそれぞれ対応する。
［本発明の効果］
本発明は、以上説明したように、セラミックスグリーン
シート上に内部電極を形成し、これを積層する工程に於
て、内部電極のパターン構造、及び外部への電極引き出
し方向に異なったものを組み合わせることにより、素子
のモジュール化、及び多極構造化を実現することが出来
る。
シート上に内部電極を形成し、これを積層する工程に於
て、内部電極のパターン構造、及び外部への電極引き出
し方向に異なったものを組み合わせることにより、素子
のモジュール化、及び多極構造化を実現することが出来
る。
第１図は、従来の二極構造型積層セラミックス素子の等
価回路、第２図はその外観斜視図である。 第３図は本発明の一実施例である三極構造型積層セラミ
ックス素子の等価回路、第４図はその組立図、第５図は
その完成後外観斜視図、第６図はその断面図である。 第７図は本発明の他の実施例であるモジュールクイブ五
極構造型積層セラミックス素子の等価回路、第８図はそ
の組立図、第９図はその完成後外観斜視図、第１０図は
その断面図である。 各図を通じて、図中の符号は下記のものを示す。 １〜２．３〜７．１９〜２３：外部電極８〜１３ ：内
部電極
価回路、第２図はその外観斜視図である。 第３図は本発明の一実施例である三極構造型積層セラミ
ックス素子の等価回路、第４図はその組立図、第５図は
その完成後外観斜視図、第６図はその断面図である。 第７図は本発明の他の実施例であるモジュールクイブ五
極構造型積層セラミックス素子の等価回路、第８図はそ
の組立図、第９図はその完成後外観斜視図、第１０図は
その断面図である。 各図を通じて、図中の符号は下記のものを示す。 １〜２．３〜７．１９〜２３：外部電極８〜１３ ：内
部電極
Claims (1)
- 積層セラミックス素子に於ける積層されてそれぞれの
層を成す各セラミックスグリーンシート上に形成される
内部電極パターンについて、そのパターンの外部への引
出し方向が他の層とは異なる層を一層以上組合せ、全て
の層を積層して構成することを特徴とする積層セラミッ
クス素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14678788A JPH01316919A (ja) | 1988-06-16 | 1988-06-16 | 積層セラミックス素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14678788A JPH01316919A (ja) | 1988-06-16 | 1988-06-16 | 積層セラミックス素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01316919A true JPH01316919A (ja) | 1989-12-21 |
Family
ID=15415531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14678788A Pending JPH01316919A (ja) | 1988-06-16 | 1988-06-16 | 積層セラミックス素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01316919A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495387A (en) * | 1991-08-09 | 1996-02-27 | Murata Manufacturing Co., Ltd. | RC array |
| DE102009049077A1 (de) * | 2009-10-12 | 2011-04-14 | Epcos Ag | Elektrisches Vielschichtbauelement und Schaltungsanordnung |
-
1988
- 1988-06-16 JP JP14678788A patent/JPH01316919A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495387A (en) * | 1991-08-09 | 1996-02-27 | Murata Manufacturing Co., Ltd. | RC array |
| DE102009049077A1 (de) * | 2009-10-12 | 2011-04-14 | Epcos Ag | Elektrisches Vielschichtbauelement und Schaltungsanordnung |
| US8593786B2 (en) | 2009-10-12 | 2013-11-26 | Epcos Ag | Electrical multilayer component and circuit arrangement |
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