JPH01307804A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH01307804A JPH01307804A JP63138931A JP13893188A JPH01307804A JP H01307804 A JPH01307804 A JP H01307804A JP 63138931 A JP63138931 A JP 63138931A JP 13893188 A JP13893188 A JP 13893188A JP H01307804 A JPH01307804 A JP H01307804A
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- Japan
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- output
- unit
- image memory
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- output unit
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- Pending
Links
- 238000004088 simulation Methods 0.000 claims abstract description 13
- 230000006870 function Effects 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シミュレーション機能を有したプログラマ
ブルコントローラに関するものである。
ブルコントローラに関するものである。
第４図はシミュレーション機能を有した従来のプログラ
マブルコントローラ（以下ＰＣという）の回路構成図で
ある。図において、（１）は全体を制御するＣＰＵ （
中央処理装置）、（２）は人カニニット（３）の状態を
記憶する人力イメージメモリで、入カニニット（３）は
このＰＣと外部人力機器（図示せず）とを接続可能にす
る。（４）はＣＰＵ（１）での演算結果を一時的に格納
する演算用メモリ、（５）はＣＰ Ｕ （１）の演算処
理に必要なプログラムを格納するシーケンスプログラム
メモリ、（６）はｃ Ｐ Ｕ （１）の演算処理結果に
より制御される外部出力機器、（７） 、 （８）はｐ
ｃと外部出力機器（６）とを接続可能にする出力ユニッ
ト、（９）は外部出力機器（６）へ送出される上記ｃ
ｐ Ｕ （１）の演算処理結果である制御情報を一時的
に格納する出力イメージメモリである。なお、出力イメ
ージメモリ（９）は出力ユニット（７） 、 （８）を
介して外部出力機器（６）とハードウェア的に接続され
ている。
マブルコントローラ（以下ＰＣという）の回路構成図で
ある。図において、（１）は全体を制御するＣＰＵ （
中央処理装置）、（２）は人カニニット（３）の状態を
記憶する人力イメージメモリで、入カニニット（３）は
このＰＣと外部人力機器（図示せず）とを接続可能にす
る。（４）はＣＰＵ（１）での演算結果を一時的に格納
する演算用メモリ、（５）はＣＰ Ｕ （１）の演算処
理に必要なプログラムを格納するシーケンスプログラム
メモリ、（６）はｃ Ｐ Ｕ （１）の演算処理結果に
より制御される外部出力機器、（７） 、 （８）はｐ
ｃと外部出力機器（６）とを接続可能にする出力ユニッ
ト、（９）は外部出力機器（６）へ送出される上記ｃ
ｐ Ｕ （１）の演算処理結果である制御情報を一時的
に格納する出力イメージメモリである。なお、出力イメ
ージメモリ（９）は出力ユニット（７） 、 （８）を
介して外部出力機器（６）とハードウェア的に接続され
ている。
次に動作について説明する。なお、上記シーケンスプロ
グラムメモリ（５）には第５図（ａ）に示すプログラム
が格納されているものとする。このシーケンスプログラ
ムは、第５図（ｂ）のシーケンス回路に示される接点ｘ
０と出力ユニット（７）の接続部ＹＩＯの制御プログラ
ムとなっている。
グラムメモリ（５）には第５図（ａ）に示すプログラム
が格納されているものとする。このシーケンスプログラ
ムは、第５図（ｂ）のシーケンス回路に示される接点ｘ
０と出力ユニット（７）の接続部ＹＩＯの制御プログラ
ムとなっている。
まず、ＣＰ Ｕ （１） は、シーケンスプログラムメ
モリ（５）の１番地（アドレス１）に格納されているＬ
Ｄ−ＸＯの命令を解読し、その結果人力イメージメモリ
（２）から外部入力機器のオン（ＯＮ）、オフ（ＯＦＦ
）状態を読出し、そのデータを演算用メモリ（４）に格
納する。次に、ｃ ｐ Ｕ （１）は、シーケンスプロ
グラムメモリ（５）の２番地に格納されているＯＵＴ
Ｙ＋ｏの命令を解読して、上記演算用メモリ（４）に
格納されたオン、オフ情報を出力イメージメモリ（９）
に転送すると共に、出力ユニット（７） 、（８）にも
そのオン、オフ情報を転送する。次にＣＰ Ｕ （１）
は、シーケンスプログラムメモリ（５）の３番地に格
納されているＥＮＤの命令を解読し、シーケンスプログ
ラムが終了したことを確認する。そして、以上の動作を
再び１番地から実行する。
モリ（５）の１番地（アドレス１）に格納されているＬ
Ｄ−ＸＯの命令を解読し、その結果人力イメージメモリ
（２）から外部入力機器のオン（ＯＮ）、オフ（ＯＦＦ
）状態を読出し、そのデータを演算用メモリ（４）に格
納する。次に、ｃ ｐ Ｕ （１）は、シーケンスプロ
グラムメモリ（５）の２番地に格納されているＯＵＴ
Ｙ＋ｏの命令を解読して、上記演算用メモリ（４）に
格納されたオン、オフ情報を出力イメージメモリ（９）
に転送すると共に、出力ユニット（７） 、（８）にも
そのオン、オフ情報を転送する。次にＣＰ Ｕ （１）
は、シーケンスプログラムメモリ（５）の３番地に格
納されているＥＮＤの命令を解読し、シーケンスプログ
ラムが終了したことを確認する。そして、以上の動作を
再び１番地から実行する。
すなわち、ＰＣは第５図（ａ）のシーケンスプログラム
に従って、接点Ｘ。の開閉（オン、オフ）状態を人カニ
ニット（３）により検出し、その検出情報を人力イメー
ジメモリ（２）を介してＣＰＵ（１）に取り込み、ＣＰ
Ｕ （１）で演算処理を実行する。そして、その処理
結果を出力イメージメモリ（９）を介して出力ユニット
（７）に転送し、その接続部Ｙ１゜をオン、オフさせる
。これにより、上記演算処理結果である制御情報が外部
出力機器（６）に送出される。
に従って、接点Ｘ。の開閉（オン、オフ）状態を人カニ
ニット（３）により検出し、その検出情報を人力イメー
ジメモリ（２）を介してＣＰＵ（１）に取り込み、ＣＰ
Ｕ （１）で演算処理を実行する。そして、その処理
結果を出力イメージメモリ（９）を介して出力ユニット
（７）に転送し、その接続部Ｙ１゜をオン、オフさせる
。これにより、上記演算処理結果である制御情報が外部
出力機器（６）に送出される。
（発明が解決しようとする課題）
従来のＰＣは以上のように構成されているので、シミュ
レーションを行う場合、あらかじめ出力ユニットと外部
出力機器の接続を外しておくかあるいは出力ユニットを
取外しておく必要があり、安全性に欠けるという課題が
あった。
レーションを行う場合、あらかじめ出力ユニットと外部
出力機器の接続を外しておくかあるいは出力ユニットを
取外しておく必要があり、安全性に欠けるという課題が
あった。
この発明は、上記のような課題を解決するためになされ
たもので、シミュレーションを行う際に出力ユニットと
外部出力機器を離したり出力ユニットを取外す必要がな
く、安全性の高いＰＣを得ることを目的とする。
たもので、シミュレーションを行う際に出力ユニットと
外部出力機器を離したり出力ユニットを取外す必要がな
く、安全性の高いＰＣを得ることを目的とする。
この発明に係るＰＣは、外部機器を接続するための出力
ユニットおよびその外部機器に送出する制御情報を一時
的に保持する出力イメージメモリを備え、上記出力イメ
ージメモリから出力ユニットへ転送する制御情報を任意
に停止する情報停止手段を設けたものである。
ユニットおよびその外部機器に送出する制御情報を一時
的に保持する出力イメージメモリを備え、上記出力イメ
ージメモリから出力ユニットへ転送する制御情報を任意
に停止する情報停止手段を設けたものである。
この発明における情報停止手段は、出力イメージメモリ
から出力ユニットへ転送する外部機器の制御情報を任意
に停止する。このため、シミュレーションを行う場合で
も、出力ユニットを取外したりする必要はない。
から出力ユニットへ転送する外部機器の制御情報を任意
に停止する。このため、シミュレーションを行う場合で
も、出力ユニットを取外したりする必要はない。
（実施例）
以下、この説明の一実施例を第１図ないし第３図に基づ
いて説明する。
いて説明する。
第１図はこの発明によるＰＣの回路構成図であり、従来
の第４図と同一符号は同一構成部分を示している。図に
おいて（１）は各メモリの読出し及び書込みなどを制御
するＣＰＵ、（２）は入カニニット（３）の状態を記憶
する入力イメージメモリで、入カニニット（３）はＰＣ
と外部人力機器とを接続可能にしている。（４）はＣＰ
Ｕ （１）の演算結果を一時的に保持する演算用メモ
リ、（５）はＣＰＵ（１）の演算処理に必要なプログラ
ムを格納するシーケンスプログラムメモリ、（６）はｃ
ｐ Ｕ （１）の演算処理の結果が制御情報として入
力される外部出力機器、（７） 、 （８）はＰＣと外
部出力機器（６）とを接続するため６出カニニツト、（
９）は上記ＣＰ Ｕ （１）の演算処理結果である制御
情報を一時的に保持する出力イメージメモリ、（１０）
は出力イメージメモリ（９）から出力ユニット（７）
、 （８）へ転送する制御情報を任意に停止する情報停
止手段として設けられた出力情報スケッチである。
の第４図と同一符号は同一構成部分を示している。図に
おいて（１）は各メモリの読出し及び書込みなどを制御
するＣＰＵ、（２）は入カニニット（３）の状態を記憶
する入力イメージメモリで、入カニニット（３）はＰＣ
と外部人力機器とを接続可能にしている。（４）はＣＰ
Ｕ （１）の演算結果を一時的に保持する演算用メモ
リ、（５）はＣＰＵ（１）の演算処理に必要なプログラ
ムを格納するシーケンスプログラムメモリ、（６）はｃ
ｐ Ｕ （１）の演算処理の結果が制御情報として入
力される外部出力機器、（７） 、 （８）はＰＣと外
部出力機器（６）とを接続するため６出カニニツト、（
９）は上記ＣＰ Ｕ （１）の演算処理結果である制御
情報を一時的に保持する出力イメージメモリ、（１０）
は出力イメージメモリ（９）から出力ユニット（７）
、 （８）へ転送する制御情報を任意に停止する情報停
止手段として設けられた出力情報スケッチである。
次に、第２図、第３図のフローチャートについて動作を
説明する。第２図はユーザのＣＰ Ｕ （１）に対する
命令動作、第３図はユーザの動作命令に対するＣ Ｐ
Ｕ （１）の動作をそれぞれ示している。
説明する。第２図はユーザのＣＰ Ｕ （１）に対する
命令動作、第３図はユーザの動作命令に対するＣ Ｐ
Ｕ （１）の動作をそれぞれ示している。
なお、ここでは従来と同様、シーケンスプログラム（５
）に第５図に示すプログラムが格納されているものとす
る。
）に第５図に示すプログラムが格納されているものとす
る。
先ず、ユーザがシミュレーションを行う場合、第３図の
ステップＳｌ で特Ｍ（１ビツトレジスタ）をオンさせ
るときに、特Ｄ（ワードレジスタ）にシミュレーション
を実行させるための出力ユニット（７） 、 （８）の
番号（Ｎｏ）をセットする。
ステップＳｌ で特Ｍ（１ビツトレジスタ）をオンさせ
るときに、特Ｄ（ワードレジスタ）にシミュレーション
を実行させるための出力ユニット（７） 、 （８）の
番号（Ｎｏ）をセットする。
次に、特Ｍがオンになっている間、特りの内容に従って
出力情報スケッチ（１０）をオフにしていき、出力イメ
ージメモリ（９）と該当する出力ユニットを切り離し、
ステップＳ２でシミュレーションを実行する。そして、
シミュレーションが終了すると、ステップＳ３でユーザ
により特Ｍがオフになり、特りのデータがクリアされる
。
出力情報スケッチ（１０）をオフにしていき、出力イメ
ージメモリ（９）と該当する出力ユニットを切り離し、
ステップＳ２でシミュレーションを実行する。そして、
シミュレーションが終了すると、ステップＳ３でユーザ
により特Ｍがオフになり、特りのデータがクリアされる
。
また、ＣＰ Ｕ （１）の内部処理は、ステップＳ４で
上記時Ｍがオンにされたかどうかを判断し、オンになっ
ていればステップＳ、で特りの内容に従って出力情報ス
ケッチ（ｌＯ）をオフにすると共に、特りをワークエリ
アにセットする。ステップＳ４で特Ｍがオンでなければ
ステップＳ６で特Ｍがオンからオフになったのかどうか
を判断し、オン−オフになった時のみステップＳ７でワ
ークエリアに従ってオフになった出力情報スケッチ（ｌ
Ｏ）をオンさせ、出力イメージメモリ（９）と該当する
出力ユニットを接続し、ワークエリアをクリアする。
すなわち、第５図のシーケンスプログラムについてシミ
ュレーションを行う場合、接続部ＹＩＯに対応する出力
ユニットの出力情報スケッチ（１０）をオフしておき、
接点Ｘ。の開閉状態を人カニニット（３）で検知してそ
の情報を人力イメージメモリ（２）を介してＣＰ Ｕ
（１）に取り込む。モしてＣＰ Ｕ （１）の演算処理
結果を出力イメージメそり（９）に転送し、出力ユニッ
トには転送しないようにしている。このため、シミュレ
ーションを行う際に、出力ユニットと外部出力機器を離
したり出力ユニットを取外す必要がなく、また安全であ
る。
上記時Ｍがオンにされたかどうかを判断し、オンになっ
ていればステップＳ、で特りの内容に従って出力情報ス
ケッチ（ｌＯ）をオフにすると共に、特りをワークエリ
アにセットする。ステップＳ４で特Ｍがオンでなければ
ステップＳ６で特Ｍがオンからオフになったのかどうか
を判断し、オン−オフになった時のみステップＳ７でワ
ークエリアに従ってオフになった出力情報スケッチ（ｌ
Ｏ）をオンさせ、出力イメージメモリ（９）と該当する
出力ユニットを接続し、ワークエリアをクリアする。
すなわち、第５図のシーケンスプログラムについてシミ
ュレーションを行う場合、接続部ＹＩＯに対応する出力
ユニットの出力情報スケッチ（１０）をオフしておき、
接点Ｘ。の開閉状態を人カニニット（３）で検知してそ
の情報を人力イメージメモリ（２）を介してＣＰ Ｕ
（１）に取り込む。モしてＣＰ Ｕ （１）の演算処理
結果を出力イメージメそり（９）に転送し、出力ユニッ
トには転送しないようにしている。このため、シミュレ
ーションを行う際に、出力ユニットと外部出力機器を離
したり出力ユニットを取外す必要がなく、また安全であ
る。
以上のように、この発明によれは、出力イメージメモリ
から出力ユニットへ転送する制御情報を任意に停止する
情報停止手段を設けたため、シミュレーションを行う際
に出力ユニットと外部機器を離したり出力ユニットを取
外す必要がなく、安全性が高いという効果が得られる。
から出力ユニットへ転送する制御情報を任意に停止する
情報停止手段を設けたため、シミュレーションを行う際
に出力ユニットと外部機器を離したり出力ユニットを取
外す必要がなく、安全性が高いという効果が得られる。
第１図はこの発明の一実施例を示す回路構成図、第２図
はユーザのＣＰＵに対する命令動作を示すフローチャー
ト、第３図はＣＰＵの動作を示すフローチャート、第４
図は従来のプログラマブルコントローラの回路構成図、
第５図（ａ） 、 （ｂ）はシーケンスプログラムメモ
リに格納されるプログラムを示す図及びその回路図であ
る。 （１）・・・ＣＰＵ、（２）・・・人力イメージメモリ
、（３）・・・人カニニット、（４）・・・演算用メモ
リ、（５）・・・シーケンスプログラムメモリ、（６）
・・・外部出力機器、 （７） 、 （８）・・・出力ユニット、（９）・・・
出力イメージメモリ、 （１０）・・・出力情報スケッチ（情報停止手段）なお
、図中同一符号は同一または相当部分を示す。
はユーザのＣＰＵに対する命令動作を示すフローチャー
ト、第３図はＣＰＵの動作を示すフローチャート、第４
図は従来のプログラマブルコントローラの回路構成図、
第５図（ａ） 、 （ｂ）はシーケンスプログラムメモ
リに格納されるプログラムを示す図及びその回路図であ
る。 （１）・・・ＣＰＵ、（２）・・・人力イメージメモリ
、（３）・・・人カニニット、（４）・・・演算用メモ
リ、（５）・・・シーケンスプログラムメモリ、（６）
・・・外部出力機器、 （７） 、 （８）・・・出力ユニット、（９）・・・
出力イメージメモリ、 （１０）・・・出力情報スケッチ（情報停止手段）なお
、図中同一符号は同一または相当部分を示す。
Claims (1)
- シミュレーション機能を有し、外部機器を接続するため
の出力ユニット及びその外部機器に送出する制御情報を
一時的に保持する出力イメージメモリを備えたプログラ
マブルコントローラにおいて、上記出力イメージメモリ
から出力ユニットへ転送する制御情報を任意に停止する
情報停止手段を設けたことを特徴とするプログラマブル
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63138931A JPH01307804A (ja) | 1988-06-06 | 1988-06-06 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63138931A JPH01307804A (ja) | 1988-06-06 | 1988-06-06 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307804A true JPH01307804A (ja) | 1989-12-12 |
Family
ID=15233490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63138931A Pending JPH01307804A (ja) | 1988-06-06 | 1988-06-06 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307804A (ja) |
-
1988
- 1988-06-06 JP JP63138931A patent/JPH01307804A/ja active Pending
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