JPH01303751A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH01303751A JPH01303751A JP13467088A JP13467088A JPH01303751A JP H01303751 A JPH01303751 A JP H01303751A JP 13467088 A JP13467088 A JP 13467088A JP 13467088 A JP13467088 A JP 13467088A JP H01303751 A JPH01303751 A JP H01303751A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- resist film
- signal processing
- processing circuit
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000002184 metal Substances 0.000 claims abstract description 18
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光検知部と信号処理回路部とを含み素子間を
金属配線で接続する半導体集積回路の製造方法に関する
。
金属配線で接続する半導体集積回路の製造方法に関する
。
従来、光検知素子を応用した装置は多く実用化されてい
る。それらではいずれも光検知部と信号処理回路部とが
別々の容器に納められていたが、最近はシステムのコン
パクト化、信号処理速度の向上環、装置の性能を改善す
るために光検知部と信号処理回路部とを同一の基板上に
作り込んだ半導体集積回路として用いられるようになっ
ている。
る。それらではいずれも光検知部と信号処理回路部とが
別々の容器に納められていたが、最近はシステムのコン
パクト化、信号処理速度の向上環、装置の性能を改善す
るために光検知部と信号処理回路部とを同一の基板上に
作り込んだ半導体集積回路として用いられるようになっ
ている。
このような半導体集積回路の信号処理回路部の集積度を
上げるため、金属配線の形成は乾式エツチングにより行
われているが、その際のオーバエツチングにより光検知
素子上の表面酸化膜に損傷を与えてしまい、光検知素子
の性能を低下させるという欠点があった。さらに、この
乾式エツチングはりアクティブ・イオン・エツチング（
ＲＩＢ）により行われるため、光検知素子のＰＮ接合界
面や表面にも損傷が生じ、漏れ電７ｆＬ増大の原因とな
るという問題も生じる。
上げるため、金属配線の形成は乾式エツチングにより行
われているが、その際のオーバエツチングにより光検知
素子上の表面酸化膜に損傷を与えてしまい、光検知素子
の性能を低下させるという欠点があった。さらに、この
乾式エツチングはりアクティブ・イオン・エツチング（
ＲＩＢ）により行われるため、光検知素子のＰＮ接合界
面や表面にも損傷が生じ、漏れ電７ｆＬ増大の原因とな
るという問題も生じる。
本発明の課題は、上記の問題を解消し、配線形成時のエ
ツチングの際に含まれる光検知素子の特性および表面酸
化膜に）負傷を与えない高集積度の半導体集積回路の製
造方法を提供することである。
ツチングの際に含まれる光検知素子の特性および表面酸
化膜に）負傷を与えない高集積度の半導体集積回路の製
造方法を提供することである。
上記の課題の解決のために、本発明は、光検知部および
信号処理回路部を含む半導体集積回路に金属配線を形成
する際に、光検知部上に予め配線を、配線を設けるべき
部分を除いてレジスト膜のパターンを形成したのち信号
処理回路部上と共に配線金属膜を全面に被着し、光検知
部上の配線を前記レジスト膜パターンと共にその上の金
属膜を剥離することにより形成し、信号処理回路部上の
配線を、配線金属膜上に配線を設けるべき部分を除いて
レジスト膜のパターンを形成したのち、乾式エツチング
することにより形成するものとする。
信号処理回路部を含む半導体集積回路に金属配線を形成
する際に、光検知部上に予め配線を、配線を設けるべき
部分を除いてレジスト膜のパターンを形成したのち信号
処理回路部上と共に配線金属膜を全面に被着し、光検知
部上の配線を前記レジスト膜パターンと共にその上の金
属膜を剥離することにより形成し、信号処理回路部上の
配線を、配線金属膜上に配線を設けるべき部分を除いて
レジスト膜のパターンを形成したのち、乾式エツチング
することにより形成するものとする。
〔作用〕
光検知部上の金属配線の形成には乾式エツチングを行わ
ないで予め形成したレジスト膜パターンの剥離の際に、
配線以外の部分の金属膜を除去する、いわゆるリフトオ
フ法を用いるので、表面酸化膜の損傷ないし光検知素子
のＰＮ接合界面や表面の損傷が生しることがない。
ないで予め形成したレジスト膜パターンの剥離の際に、
配線以外の部分の金属膜を除去する、いわゆるリフトオ
フ法を用いるので、表面酸化膜の損傷ないし光検知素子
のＰＮ接合界面や表面の損傷が生しることがない。
第１図Ｃｌ１ｌ、（ｂｌは本発明の一実施例の配線形成
工程を示す。Ｎ形シリコン基板１に２層２を形成してな
るＰＮ接合フォトダイオード、基板ｌ内のＰ形ソース・
ドレイン領域３と基板上の熱酸化珪素膜からなるゲート
酸化膜４を介してゲート電極５を形成してなるＭＯ３Ｉ
−ランジスタおよび酸化珪素膜４１の下にキャパシタの
ための２層３１が存在する。そして、フォトダイオード
とＭＯ３Ｉ−ランジスタの間およびＭＯＳ）ランジスタ
とキャパシタの間を分離するために厚いフィールド酸化
膜４２がＣＶＤ法により形成されている。このシリコン
基板１の光検知部２０上の配線を設けない部分にフォト
リソグラフィでレジスト膜６のパターンを形成する。レ
ジスト膜６の厚さは３６０μとし、耐熱性を高めるため
に紫外線キュア処理を行う。次にスパッタリングでｋｌ
−５層合金膜７０を光検知部２０上ばかりでなく信号処
理回路部１０上にも全面に１−の厚さに堆積する。この
ＡＪ−５ｔ膜７０はフォトダイオードの各２層２は、酸
化膜４１の開口部で接触している。第１図ｆａｌはその
ときの状態を示す。
工程を示す。Ｎ形シリコン基板１に２層２を形成してな
るＰＮ接合フォトダイオード、基板ｌ内のＰ形ソース・
ドレイン領域３と基板上の熱酸化珪素膜からなるゲート
酸化膜４を介してゲート電極５を形成してなるＭＯ３Ｉ
−ランジスタおよび酸化珪素膜４１の下にキャパシタの
ための２層３１が存在する。そして、フォトダイオード
とＭＯ３Ｉ−ランジスタの間およびＭＯＳ）ランジスタ
とキャパシタの間を分離するために厚いフィールド酸化
膜４２がＣＶＤ法により形成されている。このシリコン
基板１の光検知部２０上の配線を設けない部分にフォト
リソグラフィでレジスト膜６のパターンを形成する。レ
ジスト膜６の厚さは３６０μとし、耐熱性を高めるため
に紫外線キュア処理を行う。次にスパッタリングでｋｌ
−５層合金膜７０を光検知部２０上ばかりでなく信号処
理回路部１０上にも全面に１−の厚さに堆積する。この
ＡＪ−５ｔ膜７０はフォトダイオードの各２層２は、酸
化膜４１の開口部で接触している。第１図ｆａｌはその
ときの状態を示す。
第１図（ｂｌはでき上がった半導体集積回路装置を示し
、光検知部２０上の配線７のパターンは、通常のレジス
トの’１１離液を用いてレジスト膜６とその上のＡＪ−
Ｓｉ合金膜７０と共に除去するリフトオフ法により形成
する。信号処理回路部１０上の配線７は、１ｌ−３ｔ膜
７０の配線を設ける部分をフォトリソグラフィによりレ
ジスト膜で覆い、塩素系ガスを用いたＲＩＥにより露出
した部分を除去することにより形成する。この際、既に
配線形成された光検知部２０上はレジスト膜で覆ってお
き、ＲＩＥにより腐食されないようにする。ＲＴＥによ
るｋｌ−５ｉ膜７０の除去部にＳｉ残渣が残るときは、
その残渣をプラズマエツチングにより除去する必要があ
る。最後に信号処理回路部１０の配線７上および光検知
部２０上のレジスト膜を除去すれば、光検知部への損傷
を最小限におさえた状態で集積度の貰いＭ合金配線７を
形成することができる。Ｐｌｉ３１上の配線７は、その
中間に介在する酸化珪素膜と共にキャパシタを形成する
。ただし、光検知部２０と信号処理回路部１０とを接続
する配ｍ７の部分は、２枚のフォトリソグラフィのマス
クによる位置合わせ誤差、リフトオフによる変位誤差を
見込んで接続の余裕を考慮する必要がある。
、光検知部２０上の配線７のパターンは、通常のレジス
トの’１１離液を用いてレジスト膜６とその上のＡＪ−
Ｓｉ合金膜７０と共に除去するリフトオフ法により形成
する。信号処理回路部１０上の配線７は、１ｌ−３ｔ膜
７０の配線を設ける部分をフォトリソグラフィによりレ
ジスト膜で覆い、塩素系ガスを用いたＲＩＥにより露出
した部分を除去することにより形成する。この際、既に
配線形成された光検知部２０上はレジスト膜で覆ってお
き、ＲＩＥにより腐食されないようにする。ＲＴＥによ
るｋｌ−５ｉ膜７０の除去部にＳｉ残渣が残るときは、
その残渣をプラズマエツチングにより除去する必要があ
る。最後に信号処理回路部１０の配線７上および光検知
部２０上のレジスト膜を除去すれば、光検知部への損傷
を最小限におさえた状態で集積度の貰いＭ合金配線７を
形成することができる。Ｐｌｉ３１上の配線７は、その
中間に介在する酸化珪素膜と共にキャパシタを形成する
。ただし、光検知部２０と信号処理回路部１０とを接続
する配ｍ７の部分は、２枚のフォトリソグラフィのマス
クによる位置合わせ誤差、リフトオフによる変位誤差を
見込んで接続の余裕を考慮する必要がある。
第１図［ｂｌに示すように、配線７の上には窒化珪素膜
８が被覆されている。またフォトダイオードへの光の入
射径路を除く部分は不透明な遮光膜９で覆われている。
８が被覆されている。またフォトダイオードへの光の入
射径路を除く部分は不透明な遮光膜９で覆われている。
〔発明の効果〕
本発明によれば、素子の一部が光検知素子である半導体
集積回路の金属配線形成の際、光検知部上の配線のパタ
ーンニングには光検知素子の性能を低下させるおそれの
ある乾式エツチング法を採用せず、リフトオフ方式によ
り、かつ信号処理回路部上の配線のパターンニングには
集積度を上げるに必要な乾式エツチングによることで、
高性能の光検知素子を含む高集積度の半導体集積回路を
製造することが可能になった。
集積回路の金属配線形成の際、光検知部上の配線のパタ
ーンニングには光検知素子の性能を低下させるおそれの
ある乾式エツチング法を採用せず、リフトオフ方式によ
り、かつ信号処理回路部上の配線のパターンニングには
集積度を上げるに必要な乾式エツチングによることで、
高性能の光検知素子を含む高集積度の半導体集積回路を
製造することが可能になった。
第１図（ａ）、（ｂｌは本発明の一実施例の半導体集積
回路の製造工程の一部を示す要部断面図である。 １：Ｎ形シリコン基板、２：フォトダイオードＰｊｌ、
５ ：ゲート電極、７：配線、７０：ＡＪ−５ｉ合金
膜、９：遮光膜、１０；信号処理回路部、２０：光検知
部。 １１ 図
回路の製造工程の一部を示す要部断面図である。 １：Ｎ形シリコン基板、２：フォトダイオードＰｊｌ、
５ ：ゲート電極、７：配線、７０：ＡＪ−５ｉ合金
膜、９：遮光膜、１０；信号処理回路部、２０：光検知
部。 １１ 図
Claims (1)
- １）光検知部および信号処理回路部を含む半導体集積回
路の金属配線を形成する際に、光検知部上に予め配線を
設けるべき部分以外の部分にレジスト膜のパターンを形
成したのち信号処理回路部上と共に配線金属膜を全面に
被着し、光検知部の配線を前記レジスト膜パターンと共
にその上の金属膜を剥離することにより形成し、信号処
理回路部の配線を配線金属膜上に配線を設けるべき部分
を除いてレジスト膜のパターンを形成したのち乾式エッ
チングすることにより形成することを特徴とする半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13467088A JPH01303751A (ja) | 1988-06-01 | 1988-06-01 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13467088A JPH01303751A (ja) | 1988-06-01 | 1988-06-01 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303751A true JPH01303751A (ja) | 1989-12-07 |
Family
ID=15133817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13467088A Pending JPH01303751A (ja) | 1988-06-01 | 1988-06-01 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303751A (ja) |
-
1988
- 1988-06-01 JP JP13467088A patent/JPH01303751A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3699646A (en) | Integrated circuit structure and method for making integrated circuit structure | |
| JP2003264310A (ja) | 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 | |
| JP3366226B2 (ja) | 分割フォトダイオード及び回路内蔵受光素子 | |
| JPS62226659A (ja) | 半導体装置 | |
| JPH07183561A (ja) | 回路内蔵受光素子の作製方法 | |
| JPH01303751A (ja) | 半導体集積回路の製造方法 | |
| US7659135B2 (en) | Semiconductor device fabrication method and semiconductor device | |
| JPH10289994A (ja) | 光センサ集積回路装置 | |
| JPH0210730A (ja) | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 | |
| JPH07273082A (ja) | 回路内蔵受光装置の作製方法 | |
| JPH07114270B2 (ja) | 半導体集積回路装置 | |
| JPH01238142A (ja) | 半導体集積回路の製造方法 | |
| KR20040000878A (ko) | 이미지 센서의 금속 패드 산화 방지방법 | |
| JPH08125166A (ja) | 固体撮像装置およびその製造方法 | |
| JPS6269672A (ja) | 光感半導体集積回路装置 | |
| KR20050039165A (ko) | 시모스 이미지센서의 제조방법 | |
| KR100279504B1 (ko) | 광 검출 소자 제조방법 | |
| JP2737256B2 (ja) | 半導体装置の製造方法 | |
| JPH11214663A (ja) | 回路内蔵受光素子およびその製造方法 | |
| JPH07161809A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS63150967A (ja) | Ｍｏｓ集積回路装置 | |
| JPH01166527A (ja) | 半導体集積回路の製造方法 | |
| KR20040093788A (ko) | 씨모스 이미지센서의 리던던시 모듈 제조방법 | |
| JPS58184739A (ja) | 半導体装置の製造方法 | |
| JPH09331053A (ja) | 受光素子を有する半導体装置及びその製造方法 |