JPH01238142A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH01238142A JPH01238142A JP63065430A JP6543088A JPH01238142A JP H01238142 A JPH01238142 A JP H01238142A JP 63065430 A JP63065430 A JP 63065430A JP 6543088 A JP6543088 A JP 6543088A JP H01238142 A JPH01238142 A JP H01238142A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光検知部と信号処理回路部とを含み、素子間
を金属配線で接続する半導体集積回路の製造方法に関す
る。
を金属配線で接続する半導体集積回路の製造方法に関す
る。
従来、光検知素子を応用した装置は多く実用化されてい
る。それらではいずれも光検知部と信号処理回路部とが
別々の容器に納められていたが、最近はシステムのコン
パクト化、信号処理速度の向上環、装置の性能を改善す
るために光検知部と信号処理回路部とを同一の基板上に
作り込んだ半導体集積回路として用いられるようになっ
ている。
る。それらではいずれも光検知部と信号処理回路部とが
別々の容器に納められていたが、最近はシステムのコン
パクト化、信号処理速度の向上環、装置の性能を改善す
るために光検知部と信号処理回路部とを同一の基板上に
作り込んだ半導体集積回路として用いられるようになっ
ている。
このような半導体集積回路の信号処理回路部の集積度を
上げるため、金属配線の形成は乾式エツチングにより行
われているが、その際のオーバエツチングにより光検知
素子上の表面酸化膜に損傷を与えてしまい、光検知素子
の性能を低下させるという欠点があった。さらに、この
乾式エツチングはりアクティブ・イオン・エツチング（
ＲＩＥ）により行われるため、光検知素子のＰＮ接合界
面や表面にも損傷が生じ、漏れ電流増大の原因となると
いう問題も生じる。
上げるため、金属配線の形成は乾式エツチングにより行
われているが、その際のオーバエツチングにより光検知
素子上の表面酸化膜に損傷を与えてしまい、光検知素子
の性能を低下させるという欠点があった。さらに、この
乾式エツチングはりアクティブ・イオン・エツチング（
ＲＩＥ）により行われるため、光検知素子のＰＮ接合界
面や表面にも損傷が生じ、漏れ電流増大の原因となると
いう問題も生じる。
本発明の課題は、上記の問題を解消し、配線形成時のエ
ツチングの際に含まれる光検知素子の特性および表面酸
化膜に損傷を与えない高集積度の半導体集積回路の製造
方法を提供することである。
ツチングの際に含まれる光検知素子の特性および表面酸
化膜に損傷を与えない高集積度の半導体集積回路の製造
方法を提供することである。
上記の課題の解決のために、本発明は、光検知部と信号
処理回路部を含む半導体集積回路の金属配線を選択エツ
チングで形成する際に、光検知部上は湿式により、信号
処Ｐｌ！回路部Ｆは乾式によりエツチングするものとす
る。
処理回路部を含む半導体集積回路の金属配線を選択エツ
チングで形成する際に、光検知部上は湿式により、信号
処Ｐｌ！回路部Ｆは乾式によりエツチングするものとす
る。
光検知部上の金属配線形成の際に乾式エツチングを行わ
ないので、表面酸化膜の損傷ないし光検知素子のＰＮ接
合界面や表面の１員傷が生しることがない。
ないので、表面酸化膜の損傷ないし光検知素子のＰＮ接
合界面や表面の１員傷が生しることがない。
第１図は、本発明の一実施例を説明するための半導体集
積回路装置の要部構造断面図で、Ｎ型シリコン基板１に
ＰＪｉ２を形成してなるＰＮ接合フォトダイオード、基
板１内のＰ型ソース・ドレイン領域３と基板上の熱酸化
膜からなる酸化珪素膜４を介してゲート電極５を形成し
てなるＭＯＳトランジスタ、酸化珪素膜４をはさむ１３
層３１とアルミニウム合金配線６よりなるキヤパシタが
集積され、各素子の間はＣＶＤ酸化膜からなるフィール
ド酸化膜４１により分離されている。アルミニウム合金
配線６の上に窒化珪素膜７が被着されている。
積回路装置の要部構造断面図で、Ｎ型シリコン基板１に
ＰＪｉ２を形成してなるＰＮ接合フォトダイオード、基
板１内のＰ型ソース・ドレイン領域３と基板上の熱酸化
膜からなる酸化珪素膜４を介してゲート電極５を形成し
てなるＭＯＳトランジスタ、酸化珪素膜４をはさむ１３
層３１とアルミニウム合金配線６よりなるキヤパシタが
集積され、各素子の間はＣＶＤ酸化膜からなるフィール
ド酸化膜４１により分離されている。アルミニウム合金
配線６の上に窒化珪素膜７が被着されている。
フォトダイオード部以外の信号処理回路部は不適切の遮
光膜８で覆われ、全面が透明エポキシ樹脂９によってモ
ールドされている。
光膜８で覆われ、全面が透明エポキシ樹脂９によってモ
ールドされている。
以下に本発明のアルミニウム合金配線６の形成方法につ
いて説明する。まず、信号処理回路部１０の真空蒸着し
たアルミニウム合金層から配線６を塩素系ガスを用いた
ＲＩＢにより形成する。この時、光検知部２０の上はレ
ジストで覆ってアルミニウム合金層がエツチングされな
いようにする０次にレジストを除去した後、再びレジス
トパターンを形成し、光検知部２０上のアルミニウム合
金層をリン酸、硝酸、酢酸の混酸を用いた湿式エツチン
グによりパターンニングする。この時は信号処理回路部
ｌＯ上をレジストで覆っておく、さらに、アルミニウム
合金がＡＪ−３１合金の場合は、残ったＳｌを除去する
ためにプラズマエツチングを行う、この際のエツチング
は下地酸化膜４との選択比が高く、下地への損傷の少な
い条件で行う、この後レジストを除去すれば、光検知部
２０への損傷を最小限におさえた状態で集積度の高いア
ルミ三つム合金配線６を形成することができる。
いて説明する。まず、信号処理回路部１０の真空蒸着し
たアルミニウム合金層から配線６を塩素系ガスを用いた
ＲＩＢにより形成する。この時、光検知部２０の上はレ
ジストで覆ってアルミニウム合金層がエツチングされな
いようにする０次にレジストを除去した後、再びレジス
トパターンを形成し、光検知部２０上のアルミニウム合
金層をリン酸、硝酸、酢酸の混酸を用いた湿式エツチン
グによりパターンニングする。この時は信号処理回路部
ｌＯ上をレジストで覆っておく、さらに、アルミニウム
合金がＡＪ−３１合金の場合は、残ったＳｌを除去する
ためにプラズマエツチングを行う、この際のエツチング
は下地酸化膜４との選択比が高く、下地への損傷の少な
い条件で行う、この後レジストを除去すれば、光検知部
２０への損傷を最小限におさえた状態で集積度の高いア
ルミ三つム合金配線６を形成することができる。
ただし、アルミニウム合金配線６が光検知部２０と信号
処理回路部ｌＯとを接続する部分は、乾式エツチング用
と湿式エツチング用の２種類による位置合わせの誤差お
よびサイドエツチングによる寸法ずれ誤差を見込んで接
続の余裕を考慮しておく必要がある。
処理回路部ｌＯとを接続する部分は、乾式エツチング用
と湿式エツチング用の２種類による位置合わせの誤差お
よびサイドエツチングによる寸法ずれ誤差を見込んで接
続の余裕を考慮しておく必要がある。
本発明によれば、素子の一部が光検知素子である半導体
集積回路において素子間接続のための金属配線を選択エ
ツチングによるパターンニングで形成する際、光検知部
の配線形成には表面酸化膜やＰＮ接合へのｔ員傷を与え
る乾式エツチングを用いないで湿式エツチングを用い、
信号処理回路部には集積度を上げるに必要な乾式エツチ
ングを用いることにより、高性能の光検知素子を含む高
集積度の半導体集積回路を製造することが可能になった
。
集積回路において素子間接続のための金属配線を選択エ
ツチングによるパターンニングで形成する際、光検知部
の配線形成には表面酸化膜やＰＮ接合へのｔ員傷を与え
る乾式エツチングを用いないで湿式エツチングを用い、
信号処理回路部には集積度を上げるに必要な乾式エツチ
ングを用いることにより、高性能の光検知素子を含む高
集積度の半導体集積回路を製造することが可能になった
。
第１図は本発明の一実施例により製造される半導体集積
回路の要部断面図である。
回路の要部断面図である。
Claims (1)
- １）光検知部と信号処理回路部を含む半導体集積回路の
金属配線を選択エッチングで形成する際に、光検知部上
は湿式により、信号処理回路部上は乾式によりエッチン
グすることを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065430A JPH01238142A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065430A JPH01238142A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238142A true JPH01238142A (ja) | 1989-09-22 |
Family
ID=13286872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065430A Pending JPH01238142A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017138327A1 (ja) * | 2016-02-08 | 2017-08-17 | パナソニックＩｐマネジメント株式会社 | 波長変換素子及び光源装置 |
-
1988
- 1988-03-18 JP JP63065430A patent/JPH01238142A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017138327A1 (ja) * | 2016-02-08 | 2017-08-17 | パナソニックＩｐマネジメント株式会社 | 波長変換素子及び光源装置 |
| JPWO2017138327A1 (ja) * | 2016-02-08 | 2018-11-29 | パナソニックＩｐマネジメント株式会社 | 波長変換素子及び光源装置 |
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