JP2892569B2 - 回路内蔵受光素子の作製方法 - Google Patents
回路内蔵受光素子の作製方法Info
- Publication number
- JP2892569B2 JP2892569B2 JP5103879A JP10387993A JP2892569B2 JP 2892569 B2 JP2892569 B2 JP 2892569B2 JP 5103879 A JP5103879 A JP 5103879A JP 10387993 A JP10387993 A JP 10387993A JP 2892569 B2 JP2892569 B2 JP 2892569B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- receiving element
- light
- light receiving
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、回路内蔵受光素子の
作製方法に関する。半導体基板の表面に、それぞれ半導
体部分と配線部分とを持ち、反射防止膜で覆われた受光
素子と、この受光素子が光を受けて発生した信号を処理
する信号処理回路とを備えた回路内蔵受光素子の作製方
法に関する。
作製方法に関する。半導体基板の表面に、それぞれ半導
体部分と配線部分とを持ち、反射防止膜で覆われた受光
素子と、この受光素子が光を受けて発生した信号を処理
する信号処理回路とを備えた回路内蔵受光素子の作製方
法に関する。
【０００２】
【従来の技術】従来、この種の回路内蔵受光素子は次の
ようにして作製されている。まず、図５(a)に示すよう
に、半導体基板１の表面のフォトダイオード領域、信号
処理回路領域に、一般的な作製手順によって、それぞれ
フォトダイオードの半導体部分、信号処理回路の半導体
部分を形成する。上記フォトダイオードの半導体部分は
Ｐ型半導体基板１、Ｎ型エピタキシャル層２、Ｎ型埋込
拡散層３およびＮ型拡散層６からなる一方、上記信号処
理回路の半導体部分はＰ型半導体基板１、Ｎ型埋込拡散
層３、Ｎ型拡散層６、Ｎ型エピタキシャル層２、ベース
拡散層７，７′およびエミッタ拡散層８からなってい
る。なお、上記フォトダイオード領域と信号処理回路領
域とは、Ｐ型埋込分離拡散層４とＰ型分離拡散層５とで
仕切られ、両領域の表面は熱酸化膜９で覆われた状態と
なっている。次に、同図(b)に示すように、上記熱酸化
膜９のうちフォトダイオードの受光面上に存する部分を
除去（開口９ａを形成）し、この上に、ＣＶＤ法によっ
てシリコン窒化膜，シリコン酸化膜などからなる反射防
止膜１０を設ける。次に、図６(c)に示すように、上記
フォトダイオード領域と信号処理回路領域内の所定の箇
所に、上記反射防止膜１０の表面から上記半導体部分に
至るコンタクト用開口を形成し、この半導体基板１上に
例えばＡｌＳｉからなる導電層２０を設ける。この導電
層２０をパターン加工して、上記フォトダイオードおよ
び信号処理回路の配線部分１２，１３，２１，２２，１
１を形成する。次に、図６(d)に示すように、半導体基
板１上に、ＣＶＤ法によって上記反射防止膜１０と同様
の材料からなる保護膜（膜厚１μｍ程度）１４を設け
る。なお、保護膜１４は反射防止膜１０上にそのまま残
しても良いが、さらに反射率を低減させたい場合は、図
７(e)に示すように、保護膜１４のうちフォトダイオー
ドの受光面上の部分を除去（開口１４ａを形成）して、
反射防止膜９を露出させる。このように、受光面上に反
射防止膜９を露出させることにより、反射防止効果を高
めることができる。
ようにして作製されている。まず、図５(a)に示すよう
に、半導体基板１の表面のフォトダイオード領域、信号
処理回路領域に、一般的な作製手順によって、それぞれ
フォトダイオードの半導体部分、信号処理回路の半導体
部分を形成する。上記フォトダイオードの半導体部分は
Ｐ型半導体基板１、Ｎ型エピタキシャル層２、Ｎ型埋込
拡散層３およびＮ型拡散層６からなる一方、上記信号処
理回路の半導体部分はＰ型半導体基板１、Ｎ型埋込拡散
層３、Ｎ型拡散層６、Ｎ型エピタキシャル層２、ベース
拡散層７，７′およびエミッタ拡散層８からなってい
る。なお、上記フォトダイオード領域と信号処理回路領
域とは、Ｐ型埋込分離拡散層４とＰ型分離拡散層５とで
仕切られ、両領域の表面は熱酸化膜９で覆われた状態と
なっている。次に、同図(b)に示すように、上記熱酸化
膜９のうちフォトダイオードの受光面上に存する部分を
除去（開口９ａを形成）し、この上に、ＣＶＤ法によっ
てシリコン窒化膜，シリコン酸化膜などからなる反射防
止膜１０を設ける。次に、図６(c)に示すように、上記
フォトダイオード領域と信号処理回路領域内の所定の箇
所に、上記反射防止膜１０の表面から上記半導体部分に
至るコンタクト用開口を形成し、この半導体基板１上に
例えばＡｌＳｉからなる導電層２０を設ける。この導電
層２０をパターン加工して、上記フォトダイオードおよ
び信号処理回路の配線部分１２，１３，２１，２２，１
１を形成する。次に、図６(d)に示すように、半導体基
板１上に、ＣＶＤ法によって上記反射防止膜１０と同様
の材料からなる保護膜（膜厚１μｍ程度）１４を設け
る。なお、保護膜１４は反射防止膜１０上にそのまま残
しても良いが、さらに反射率を低減させたい場合は、図
７(e)に示すように、保護膜１４のうちフォトダイオー
ドの受光面上の部分を除去（開口１４ａを形成）して、
反射防止膜９を露出させる。このように、受光面上に反
射防止膜９を露出させることにより、反射防止効果を高
めることができる。
【０００３】
【発明が解決しようとする課題】ところで、回路内蔵受
光素子を高機能化、高性能化および高集積化するため
に、配線部分のピッチを縮小することが要請されてい
る。この結果、最近、上記導電層２０をパターン加工す
る際、ウエットエッチングではなく、ＢＣｌ3などのＣ
ｌ系プラズマまたはＣＦ4などのＦ系のプラズマを用い
たドライエッチングが行われている。ウエットエッチン
グは、等方性エッチングであり、サイドエッチによる線
幅シフトが大きいため、微細加工に適しないからであ
る。
光素子を高機能化、高性能化および高集積化するため
に、配線部分のピッチを縮小することが要請されてい
る。この結果、最近、上記導電層２０をパターン加工す
る際、ウエットエッチングではなく、ＢＣｌ3などのＣ
ｌ系プラズマまたはＣＦ4などのＦ系のプラズマを用い
たドライエッチングが行われている。ウエットエッチン
グは、等方性エッチングであり、サイドエッチによる線
幅シフトが大きいため、微細加工に適しないからであ
る。
【０００４】しかしながら、上記Ｃｌ系プラズマ、Ｆ系
プラズマを用いて導電層２０をエッチングする場合、エ
ッチングの終了時に下地の反射防止膜（シリコン窒化膜
などからなる）１０がエッチングされる。このため、反
射防止膜１０の膜厚が設計値から外れて、反射率が高く
なってしまうという問題がある。
プラズマを用いて導電層２０をエッチングする場合、エ
ッチングの終了時に下地の反射防止膜（シリコン窒化膜
などからなる）１０がエッチングされる。このため、反
射防止膜１０の膜厚が設計値から外れて、反射率が高く
なってしまうという問題がある。
【０００５】同様に、保護膜１４をエッチングすると
き、エッチングの終了時に下地の反射防止膜１０がエッ
チングされる。このため、反射防止膜１０の膜厚が設計
値から外れて、反射率が高くなるという問題がある。
き、エッチングの終了時に下地の反射防止膜１０がエッ
チングされる。このため、反射防止膜１０の膜厚が設計
値から外れて、反射率が高くなるという問題がある。
【０００６】なお、上記単層配線構造の回路内蔵受光素
子の場合に限られず、多層配線構造の回路内蔵受光素子
の場合も同様に、反射防止膜の膜厚が設計値から外れ
て、反射率が高くなるという問題が生ずる。
子の場合に限られず、多層配線構造の回路内蔵受光素子
の場合も同様に、反射防止膜の膜厚が設計値から外れ
て、反射率が高くなるという問題が生ずる。
【０００７】そこで、この発明の目的は、反射防止膜の
膜厚制御を高精度に行うことができ、したがって反射防
止膜の反射率を低下させることができる回路内蔵受光素
子の作製方法を提供することにある。
膜厚制御を高精度に行うことができ、したがって反射防
止膜の反射率を低下させることができる回路内蔵受光素
子の作製方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明の回路内蔵受光素子の作製方法は、半導体
基板の表面に、それぞれ半導体部分と配線部分とを持
ち、反射防止膜で覆われた受光素子と、この受光素子が
光を受けて発生した信号を処理する信号処理回路とを備
えた回路内蔵受光素子の作製方法であって、上記半導体
基板の表面に、上記受光素子の半導体部分と、信号処理
回路の半導体部分をそれぞれ形成する工程と、上記半導
体基板上に、所定の屈折率を有する反射防止膜を設ける
工程と、上記反射防止膜の表面側から上記受光素子の半
導体部分、上記信号処理回路の半導体部分に至るコンタ
クト用開口を形成する工程と、上記半導体基板上に導電
層設け、この導電層をパターン加工して、上記受光素子
および信号処理回路の配線部分を形成するとともに、上
記受光素子の受光面に上記導電層を残す工程と、上記反
射防止膜に対するエッチングレートに比して上記導電層
に対するエッチングレートが大きい所定のエッチング液
を用いて、上記受光面上に残された導電層を除去する工
程を有することを特徴としている。
に、この発明の回路内蔵受光素子の作製方法は、半導体
基板の表面に、それぞれ半導体部分と配線部分とを持
ち、反射防止膜で覆われた受光素子と、この受光素子が
光を受けて発生した信号を処理する信号処理回路とを備
えた回路内蔵受光素子の作製方法であって、上記半導体
基板の表面に、上記受光素子の半導体部分と、信号処理
回路の半導体部分をそれぞれ形成する工程と、上記半導
体基板上に、所定の屈折率を有する反射防止膜を設ける
工程と、上記反射防止膜の表面側から上記受光素子の半
導体部分、上記信号処理回路の半導体部分に至るコンタ
クト用開口を形成する工程と、上記半導体基板上に導電
層設け、この導電層をパターン加工して、上記受光素子
および信号処理回路の配線部分を形成するとともに、上
記受光素子の受光面に上記導電層を残す工程と、上記反
射防止膜に対するエッチングレートに比して上記導電層
に対するエッチングレートが大きい所定のエッチング液
を用いて、上記受光面上に残された導電層を除去する工
程を有することを特徴としている。
【０００９】また、上記受光面上に残された導電層をエ
ッチングする前に、上記半導体基板上に保護膜を設け、
この保護膜と上記導電層の受光面上の部分とを続けてエ
ッチングするのが望ましい。
ッチングする前に、上記半導体基板上に保護膜を設け、
この保護膜と上記導電層の受光面上の部分とを続けてエ
ッチングするのが望ましい。
【００１０】また、この発明の回路内蔵受光素子の作製
方法は、半導体基板の表面に、それぞれ半導体部分と配
線部分とを持ち、反射防止膜で覆われた受光素子と、こ
の受光素子が光を受けて発生した信号を処理する信号処
理回路とを備えた回路内蔵受光素子の作製方法であっ
て、上記半導体基板の表面に、上記受光素子の半導体部
分と、信号処理回路の半導体部分をそれぞれ形成する工
程と、上記半導体基板上に、所定の屈折率を有する反射
防止膜を設ける工程と、上記反射防止膜の表面側から上
記受光素子の半導体部分、上記信号処理回路の半導体部
分に至るコンタクト用開口を形成する工程と、上記半導
体基板上に第１の導電層設け、この第１の導電層をパタ
ーン加工して、上記受光素子および信号処理回路の配線
部分を形成するとともに、上記受光素子の受光面に上記
第１の導電層を残す工程と、上記半導体基板上に層間絶
縁膜を設け、この層間絶縁膜のうち上記受光素子の受光
面上に存する部分を除去する工程と、上記半導体基板上
に第２の導電層と保護膜とを順に設け、この保護膜のう
ち上記受光素子の受光面上に存する部分を除去する工程
と、上記反射防止膜に対するエッチングレートに比して
上記導電層に対するエッチングレートが大きい所定のエ
ッチング液を用いて、上記受光面上に残された第１，第
２の導電層を一度に除去する工程を有することを特徴と
している。
方法は、半導体基板の表面に、それぞれ半導体部分と配
線部分とを持ち、反射防止膜で覆われた受光素子と、こ
の受光素子が光を受けて発生した信号を処理する信号処
理回路とを備えた回路内蔵受光素子の作製方法であっ
て、上記半導体基板の表面に、上記受光素子の半導体部
分と、信号処理回路の半導体部分をそれぞれ形成する工
程と、上記半導体基板上に、所定の屈折率を有する反射
防止膜を設ける工程と、上記反射防止膜の表面側から上
記受光素子の半導体部分、上記信号処理回路の半導体部
分に至るコンタクト用開口を形成する工程と、上記半導
体基板上に第１の導電層設け、この第１の導電層をパタ
ーン加工して、上記受光素子および信号処理回路の配線
部分を形成するとともに、上記受光素子の受光面に上記
第１の導電層を残す工程と、上記半導体基板上に層間絶
縁膜を設け、この層間絶縁膜のうち上記受光素子の受光
面上に存する部分を除去する工程と、上記半導体基板上
に第２の導電層と保護膜とを順に設け、この保護膜のう
ち上記受光素子の受光面上に存する部分を除去する工程
と、上記反射防止膜に対するエッチングレートに比して
上記導電層に対するエッチングレートが大きい所定のエ
ッチング液を用いて、上記受光面上に残された第１，第
２の導電層を一度に除去する工程を有することを特徴と
している。
【００１１】
【作用】この発明によれば、受光素子の受光面上におい
て、反射防止膜上に残された導電層が、上記反射防止膜
に対するエッチングレートに比して上記導電層に対する
エッチングレートが大きい所定のエッチング液を用いて
除去される。したがって、導電層のエッチング終了時
に、下地の反射防止膜のエッチング量が従来に比して低
減される。したがって、反射防止膜の膜厚が精度良く制
御されて、設計値に略一致する状態に仕上がる。この結
果、従来に比して、反射防止膜の反射率を低く抑えるこ
とが可能となる。なお、上記エッチング液でエッチング
するのは、配線部分ではない。配線部分は、従来通りド
ライエッチングを採用することによって、加工精度を維
持することができる。
て、反射防止膜上に残された導電層が、上記反射防止膜
に対するエッチングレートに比して上記導電層に対する
エッチングレートが大きい所定のエッチング液を用いて
除去される。したがって、導電層のエッチング終了時
に、下地の反射防止膜のエッチング量が従来に比して低
減される。したがって、反射防止膜の膜厚が精度良く制
御されて、設計値に略一致する状態に仕上がる。この結
果、従来に比して、反射防止膜の反射率を低く抑えるこ
とが可能となる。なお、上記エッチング液でエッチング
するのは、配線部分ではない。配線部分は、従来通りド
ライエッチングを採用することによって、加工精度を維
持することができる。
【００１２】また、上記受光面上に残された導電層をエ
ッチングする前に、上記半導体基板上に保護膜を設け、
この保護膜と上記導電層の受光面上の部分とを続けてエ
ッチングする場合、導電層が介在しているので、上記保
護膜のエッチングによって反射防止膜の膜厚が影響を受
けることがない。
ッチングする前に、上記半導体基板上に保護膜を設け、
この保護膜と上記導電層の受光面上の部分とを続けてエ
ッチングする場合、導電層が介在しているので、上記保
護膜のエッチングによって反射防止膜の膜厚が影響を受
けることがない。
【００１３】また、後述するように、この発明は多層配
線構造の回路内蔵受光素子にも、容易に適用される。
線構造の回路内蔵受光素子にも、容易に適用される。
【００１４】
【実施例】以下、この発明の回路内蔵受光素子の作製方
法を実施例により詳細に説明する。
法を実施例により詳細に説明する。
【００１５】図１に示すように、図７(e)に示したもの
と同一の単層配線構造の回路内蔵受光素子を作製するも
のとする。なお、簡単のため、図中、同一の構成部分は
同一の番号で示している。
と同一の単層配線構造の回路内蔵受光素子を作製するも
のとする。なお、簡単のため、図中、同一の構成部分は
同一の番号で示している。
【００１６】まず、図１(a)に示すように、半導体基
板１の表面のフォトダイオード領域、信号処理回路領域
に、従来例と同様に一般的な作製手順によって、それぞ
れフォトダイオードの半導体部分、信号処理回路の半導
体部分を形成する。上記フォトダイオードの半導体部分
はＰ型半導体基板１、Ｎ型エピタキシャル層２、Ｎ型埋
込拡散層３およびＮ型拡散層６からなる一方、上記信号
処理回路の半導体部分はＰ型半導体基板１、Ｎ型埋込拡
散層３、Ｎ型拡散層６、Ｎ型エピタキシャル層２、ベー
ス拡散層７，７′およびエミッタ拡散層８からなってい
る。なお、上記フォトダイオード領域と信号処理回路領
域とは、Ｐ型埋込分離拡散層４とＰ型分離拡散層５とで
仕切られ、両領域の表面は絶縁膜としての熱酸化膜９で
覆われた状態となる。
板１の表面のフォトダイオード領域、信号処理回路領域
に、従来例と同様に一般的な作製手順によって、それぞ
れフォトダイオードの半導体部分、信号処理回路の半導
体部分を形成する。上記フォトダイオードの半導体部分
はＰ型半導体基板１、Ｎ型エピタキシャル層２、Ｎ型埋
込拡散層３およびＮ型拡散層６からなる一方、上記信号
処理回路の半導体部分はＰ型半導体基板１、Ｎ型埋込拡
散層３、Ｎ型拡散層６、Ｎ型エピタキシャル層２、ベー
ス拡散層７，７′およびエミッタ拡散層８からなってい
る。なお、上記フォトダイオード領域と信号処理回路領
域とは、Ｐ型埋込分離拡散層４とＰ型分離拡散層５とで
仕切られ、両領域の表面は絶縁膜としての熱酸化膜９で
覆われた状態となる。
【００１７】次に、上記熱酸化膜９のうちフォトダイ
オードの受光面上に存する部分を除去（開口９ａを形
成）し、この上に、ＣＶＤ法によってシリコン窒化膜，
シリコン酸化膜などからなる反射防止膜１０を設ける。
オードの受光面上に存する部分を除去（開口９ａを形
成）し、この上に、ＣＶＤ法によってシリコン窒化膜，
シリコン酸化膜などからなる反射防止膜１０を設ける。
【００１８】次に、上記フォトダイオード領域と信号
処理回路領域内の所定の箇所に、上記反射防止膜１０の
表面から上記半導体部分に至るコンタクト用開口を形成
する。
処理回路領域内の所定の箇所に、上記反射防止膜１０の
表面から上記半導体部分に至るコンタクト用開口を形成
する。
【００１９】次に、この半導体基板１上に例えばＡｌ
Ｓｉからなる導電層２０を設け、この導電層２０をパタ
ーン加工して、上記フォトダイオードおよび信号処理回
路の配線部分１２，１３，２１，２２，１１を形成す
る。このとき、上記フォトダイオードの受光面上に、導
電層２０の一部１５を残す。
Ｓｉからなる導電層２０を設け、この導電層２０をパタ
ーン加工して、上記フォトダイオードおよび信号処理回
路の配線部分１２，１３，２１，２２，１１を形成す
る。このとき、上記フォトダイオードの受光面上に、導
電層２０の一部１５を残す。
【００２０】次に、図１(b)に示すように、半導体基
板１上に、ＣＶＤ法によって上記反射防止膜１０と同様
の材料からなる保護膜（膜厚１μｍ程度）１４を設け
る。
板１上に、ＣＶＤ法によって上記反射防止膜１０と同様
の材料からなる保護膜（膜厚１μｍ程度）１４を設け
る。
【００２１】この後、保護膜１４のうちフォトダイオ
ードの受光面上の部分を除去（開口１４ａを形成）し
て、導電層１５を露出させる。続いて、上記反射防止膜
１０に対するエッチングレートに比して導電層１５に対
するエッチングレートが大きい所定のエッチング液を用
いて、導電層１５を除去する（作製完了）。なお、この
例のように導電層１５がＡｌ系材料からなるときは、リ
ン酸系のエッチング液を用いれば良い。
ードの受光面上の部分を除去（開口１４ａを形成）し
て、導電層１５を露出させる。続いて、上記反射防止膜
１０に対するエッチングレートに比して導電層１５に対
するエッチングレートが大きい所定のエッチング液を用
いて、導電層１５を除去する（作製完了）。なお、この
例のように導電層１５がＡｌ系材料からなるときは、リ
ン酸系のエッチング液を用いれば良い。
【００２２】このようにした場合、導電層１５のエッチ
ング終了時に、下地の反射防止膜（シリコン窒化膜など
からなる）１０のエッチング量を従来に比して低減でき
る。また、保護膜１４のエッチングによって反射防止膜
１０の膜厚が影響を受けることもない。したがって、反
射防止膜１０の膜厚を精度良く制御でき、設計値に略一
致させることができる。この結果、従来に比して、反射
防止膜１０の反射率を低く抑えることができる。
ング終了時に、下地の反射防止膜（シリコン窒化膜など
からなる）１０のエッチング量を従来に比して低減でき
る。また、保護膜１４のエッチングによって反射防止膜
１０の膜厚が影響を受けることもない。したがって、反
射防止膜１０の膜厚を精度良く制御でき、設計値に略一
致させることができる。この結果、従来に比して、反射
防止膜１０の反射率を低く抑えることができる。
【００２３】なお、反射率を低減する必要性があまりな
いときは、導電層１５をリン酸系のエッチング液で除去
した後に、半導体基板１上に保護膜１４を設け、上記フ
ォトダイオードの受光面上にそのまま保護膜１４を残し
ても良い。
いときは、導電層１５をリン酸系のエッチング液で除去
した後に、半導体基板１上に保護膜１４を設け、上記フ
ォトダイオードの受光面上にそのまま保護膜１４を残し
ても良い。
【００２４】次に、この発明を適用して多層配線構造の
回路内蔵受光素子を作製する例について述べる。
回路内蔵受光素子を作製する例について述べる。
【００２５】図２(a)に示すように、先に述べた例の
工程〜と全く同様に工程を進めて、半導体基板１上
に、フォトダイオードおよび信号処理回路の配線部分１
２，１３，２１，２２，１１を形成するとともに、上記
フォトダイオードの受光面上に、導電層２０の一部１５
を残した状態にする。
工程〜と全く同様に工程を進めて、半導体基板１上
に、フォトダイオードおよび信号処理回路の配線部分１
２，１３，２１，２２，１１を形成するとともに、上記
フォトダイオードの受光面上に、導電層２０の一部１５
を残した状態にする。
【００２６】次に、同図(b)に示すように、ＣＶＤ法
によって層間絶縁膜１６を形成し、この層間絶縁膜１６
のうち上記フォトダイオードの受光面上の部分を除去す
る（開口１６ａを形成する）。このとき、導電層１５を
残しているので、層間絶縁膜１６のエッチングによって
反射防止膜１０の膜厚が影響を受けることはない。
によって層間絶縁膜１６を形成し、この層間絶縁膜１６
のうち上記フォトダイオードの受光面上の部分を除去す
る（開口１６ａを形成する）。このとき、導電層１５を
残しているので、層間絶縁膜１６のエッチングによって
反射防止膜１０の膜厚が影響を受けることはない。
【００２７】次に、図３(c)に示すように、半導体基
板１上に例えばＡｌからなる導電層１７を設ける。
板１上に例えばＡｌからなる導電層１７を設ける。
【００２８】次に、図４(e)に示すように、半導体基
板１上に、ＣＶＤ法によって上記反射防止膜１０と同様
の材料からなる保護膜（膜厚１μｍ程度）１８を設け
る。
板１上に、ＣＶＤ法によって上記反射防止膜１０と同様
の材料からなる保護膜（膜厚１μｍ程度）１８を設け
る。
【００２９】この後、保護膜１８のうちフォトダイオ
ードの受光面上の部分を除去（開口１８ａを形成）し
て、導電層１７を露出させる。続いて、同図(f)に示す
ように、上記反射防止膜１０に対するエッチングレート
に比して導電層１７，１５に対するエッチングレートが
大きい所定のエッチング液を用いて、導電層１７，１５
を一度に除去する（１５ａはエッチング残りを示してい
る。）。ここでは導電層１７，１５を同時に除去した
が、図２(b)の段階で導電層１５をまず除去しておいて
もよい。なお、この例のように導電層１７，１５がＡｌ
系材料からなるときは、リン酸系のエッチング液を用い
れば良い。
ードの受光面上の部分を除去（開口１８ａを形成）し
て、導電層１７を露出させる。続いて、同図(f)に示す
ように、上記反射防止膜１０に対するエッチングレート
に比して導電層１７，１５に対するエッチングレートが
大きい所定のエッチング液を用いて、導電層１７，１５
を一度に除去する（１５ａはエッチング残りを示してい
る。）。ここでは導電層１７，１５を同時に除去した
が、図２(b)の段階で導電層１５をまず除去しておいて
もよい。なお、この例のように導電層１７，１５がＡｌ
系材料からなるときは、リン酸系のエッチング液を用い
れば良い。
【００３０】このようにした場合、導電層１５のエッチ
ング終了時に、下地の反射防止膜（シリコン窒化膜など
からなる）１０のエッチング量を従来に比して低減でき
る。また、保護膜１８のエッチングによって反射防止膜
１０の膜厚が影響を受けることもない。したがって、反
射防止膜１０の膜厚を精度良く制御でき、設計値に略一
致させることができる。この結果、従来に比して、反射
防止膜１０の反射率を低く抑えることができる。保護膜
１８が反射防止膜１０に比べてエッチングレートが大き
いエッチングが可能な場合には、保護膜１８のうちフォ
トダイオードの受光面上の部分の除去（開口１８ａを形
成）は導電層１７，１５の除去後に行ってもよい。
ング終了時に、下地の反射防止膜（シリコン窒化膜など
からなる）１０のエッチング量を従来に比して低減でき
る。また、保護膜１８のエッチングによって反射防止膜
１０の膜厚が影響を受けることもない。したがって、反
射防止膜１０の膜厚を精度良く制御でき、設計値に略一
致させることができる。この結果、従来に比して、反射
防止膜１０の反射率を低く抑えることができる。保護膜
１８が反射防止膜１０に比べてエッチングレートが大き
いエッチングが可能な場合には、保護膜１８のうちフォ
トダイオードの受光面上の部分の除去（開口１８ａを形
成）は導電層１７，１５の除去後に行ってもよい。
【００３１】なお、反射率を低減する必要性があまりな
いときは、図３(d)に示すように、上記導電層１７を設
けた後（工程）、導電層１７，１５のうちフォトダイ
オードの受光面上の部分をリン酸系のエッチング液で除
去し、続いて、半導体基板１上に保護膜１４を設け、そ
のまま保護膜１４を残しても良い。
いときは、図３(d)に示すように、上記導電層１７を設
けた後（工程）、導電層１７，１５のうちフォトダイ
オードの受光面上の部分をリン酸系のエッチング液で除
去し、続いて、半導体基板１上に保護膜１４を設け、そ
のまま保護膜１４を残しても良い。
【００３２】
【発明の効果】以上より明らかなように、この発明の回
路内蔵受光素子の作製方法は、配線部分形成時に、受光
素子の受光面上に導電層を残し、この導電層を、反射防
止膜に対するエッチングレートに比して上記導電層に対
するエッチングレートが大きい所定のエッチング液を用
いて除去しているので、導電層のエッチング終了時に、
下地の反射防止膜のエッチング量を従来に比して低減す
ることができる。したがって、反射防止膜の膜厚を精度
良く制御して、設計値に略一致させることができる。こ
の結果、従来に比して、反射防止膜の反射率を低く抑え
ることができる。
路内蔵受光素子の作製方法は、配線部分形成時に、受光
素子の受光面上に導電層を残し、この導電層を、反射防
止膜に対するエッチングレートに比して上記導電層に対
するエッチングレートが大きい所定のエッチング液を用
いて除去しているので、導電層のエッチング終了時に、
下地の反射防止膜のエッチング量を従来に比して低減す
ることができる。したがって、反射防止膜の膜厚を精度
良く制御して、設計値に略一致させることができる。こ
の結果、従来に比して、反射防止膜の反射率を低く抑え
ることができる。
【００３３】また、上記受光面上に残された導電層をエ
ッチングする前に、上記半導体基板上に保護膜を設け、
この保護膜と上記導電層の受光面上の部分とを続けてエ
ッチングする場合、導電層が介在しているので、上記保
護膜のエッチングによって反射防止膜の膜厚が影響を受
けるのを防止できる。
ッチングする前に、上記半導体基板上に保護膜を設け、
この保護膜と上記導電層の受光面上の部分とを続けてエ
ッチングする場合、導電層が介在しているので、上記保
護膜のエッチングによって反射防止膜の膜厚が影響を受
けるのを防止できる。
【００３４】また、この発明は多層配線構造の回路内蔵
受光素子に容易に適用することができる。
受光素子に容易に適用することができる。
【図１】 この発明の一実施例の回路内蔵受光素子の作
製方法を説明する工程図である。
製方法を説明する工程図である。
【図２】 この発明の一実施例の回路内蔵受光素子の作
製方法を説明する工程図である。
製方法を説明する工程図である。
【図３】 上記回路内蔵受光素子の作製方法を説明する
工程図である。
工程図である。
【図４】 上記回路内蔵受光素子の作製方法を説明する
工程図である。
工程図である。
【図５】 従来の回路内蔵受光素子の作製方法を説明す
る工程図である。
る工程図である。
【図６】 上記従来の回路内蔵受光素子の作製方法を説
明する工程図である。
明する工程図である。
【図７】 上記従来の回路内蔵受光素子の作製方法を説
明する工程図である。
明する工程図である。
１ Ｐ型半導体基板 ２ Ｎ型エピタキシャル層 １０ 反射防止膜 １１，１２，１３，２１，２２ 配線部分 １４，１７ 保護膜 １５，１７，２０ 導電層 １６ 層間絶縁膜
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 31/10 H01L 27/14
Claims (3)
- 【請求項１】 半導体基板の表面に、それぞれ半導体部
分と配線部分とを持ち、反射防止膜で覆われた受光素子
と、この受光素子が光を受けて発生した信号を処理する
信号処理回路とを備えた回路内蔵受光素子の作製方法で
あって、 上記半導体基板の表面に、上記受光素子の半導体部分
と、信号処理回路の半導体部分をそれぞれ形成する工程
と、 上記半導体基板上に、所定の屈折率を有する反射防止膜
を設ける工程と、 上記反射防止膜の表面側から上記受光素子の半導体部
分、上記信号処理回路の半導体部分に至るコンタクト用
開口を形成する工程と、 上記半導体基板上に導電層設け、この導電層をパターン
加工して、上記受光素子および信号処理回路の配線部分
を形成するとともに、上記受光素子の受光面に上記導電
層を残す工程と、 上記反射防止膜に対するエッチングレートに比して上記
導電層に対するエッチングレートが大きい所定のエッチ
ング液を用いて、上記受光面上に残された導電層を除去
する工程を有することを特徴とする回路内蔵受光素子の
作製方法。 - 【請求項２】 上記受光面上に残された導電層をエッチ
ングする前に、上記半導体基板上に保護膜を設け、この
保護膜と上記導電層の受光面上の部分とを続けてエッチ
ングすることを特徴とする請求項１に記載の回路内蔵受
光素子の作製方法。 - 【請求項３】 半導体基板の表面に、それぞれ半導体部
分と配線部分とを持ち、反射防止膜で覆われた受光素子
と、この受光素子が光を受けて発生した信号を処理する
信号処理回路とを備えた回路内蔵受光素子の作製方法で
あって、 上記半導体基板の表面に、上記受光素子の半導体部分
と、信号処理回路の半導体部分をそれぞれ形成する工程
と、 上記半導体基板上に、所定の屈折率を有する反射防止膜
を設ける工程と、 上記反射防止膜の表面側から上記受光素子の半導体部
分、上記信号処理回路の半導体部分に至るコンタクト用
開口を形成する工程と、 上記半導体基板上に第１の導電層設け、この第１の導電
層をパターン加工して、上記受光素子および信号処理回
路の配線部分を形成するとともに、上記受光素子の受光
面に上記第１の導電層を残す工程と、 上記半導体基板上に層間絶縁膜を設ける工程と、 上記半導体基板上に第２の導電層と保護膜とを順に設け
る工程と、 上記反射防止膜に対するエッチングレートに比して上記
導電層に対するエッチングレートが大きい所定のエッチ
ング液を用いて、上記受光面上に残された第１，第２の
導電層を除去する工程を有することを特徴とする回路内
蔵受光素子の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5103879A JP2892569B2 (ja) | 1993-04-30 | 1993-04-30 | 回路内蔵受光素子の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5103879A JP2892569B2 (ja) | 1993-04-30 | 1993-04-30 | 回路内蔵受光素子の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314812A JPH06314812A (ja) | 1994-11-08 |
| JP2892569B2 true JP2892569B2 (ja) | 1999-05-17 |
Family
ID=14365726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5103879A Expired - Fee Related JP2892569B2 (ja) | 1993-04-30 | 1993-04-30 | 回路内蔵受光素子の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892569B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7040858B2 (ja) * | 2017-09-22 | 2022-03-23 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1993
- 1993-04-30 JP JP5103879A patent/JP2892569B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314812A (ja) | 1994-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5668052A (en) | Method of manufacturing semiconductor device | |
| US5350486A (en) | Semiconductor planarization process | |
| US7067347B2 (en) | Method of manufacturing optical semiconductor integrated circuit device | |
| JP2892569B2 (ja) | 回路内蔵受光素子の作製方法 | |
| JPH07183561A (ja) | 回路内蔵受光素子の作製方法 | |
| US6200886B1 (en) | Fabricating process for polysilicon gate | |
| US6287752B1 (en) | Semiconductor device, method of manufacturing a semiconductor device, and method of forming a pattern for semiconductor device | |
| JPH0575092A (ja) | 光電子集積回路装置の製造方法 | |
| KR100868925B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP2908366B2 (ja) | 半導体装置の製造方法 | |
| JPH11214739A (ja) | 回路内蔵受光素子の製造方法 | |
| JP2700357B2 (ja) | 回路内蔵受光素子 | |
| KR100315029B1 (ko) | 반도체소자의트렌치형성방법 | |
| KR100309133B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH1027922A (ja) | 光センサの製造方法 | |
| KR0165483B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| JPH05121776A (ja) | 半導体装置及びその製造方法 | |
| JP2000208393A (ja) | 半導体装置の製造方法 | |
| JPH07221110A (ja) | 半導体装置の配線構造とその製造方法 | |
| KR910000277B1 (ko) | 반도체 장치의 제조방법 | |
| JPH01238142A (ja) | 半導体集積回路の製造方法 | |
| JPS63271957A (ja) | 多層配線形成方法 | |
| JPH07106325A (ja) | 半導体装置の製造方法 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPH09331053A (ja) | 受光素子を有する半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080226 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090226 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |