JPH01297940A - ディジタルｆｍ変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、サインＲＯＭを用いて被変調波をディジタ
ル的にＦＭ食調するディジタルＦＭ変調（周波数変２Ｊ
　）回路に関する。

従来の技術 従来のディジタルＦＭ変調回路の一例が第２図に示され
ている。このディジタルＦＭ変調回路はサインＲＯＭ　
（以ドＳＩＮ　ＲＯＭという＞　１７を備えている。Ｓ
ＩＮ　ＲＵＭ　１７にはサイン（ｓｉｎ：正弦）関数の
各個があらかじめストアされている。ｓｉｎ関数の各個
は変数としてのアドレスを与えることにより読出される
。変数としてのアドレスの範囲を０〜Ｘとする。Ｘは最
大アドレスを表わす。

ディジタルＦＭ変調は被変調波データをアドレスとして
ＳＩＮ　ＲＯＭ　１７からｓｆｎ　１ｊＪｌ数値を読出
すことにより実行される。ここでアドレスの最大値Ｘは
被変調波データのとりうる最大値よりも大きい。

一般にはＳＩＮ　ｌ？ＯＭ　１７には一周期（−周期以
上すなわち複数周期でもよい）分のｓｉｎ関数値しかス
トアされていないので、　ｓｉｎ波形が周期的に繰返す
ように、　ＳＩＮ　ＲＵＭ　１７のアドレスも周期的に
繰返すように制御されなければならない。そのためのア
ドレス１り御回路がデータ・ラッチ回路１１．加算回路
１２．比較回路１３．ゲート回路１４．減算回路１５お
よびデータ・ラッチ回路１６によって構成される。

ＳＩＮ　ＲＯＭ　１７からのｓｉｎ関数値の読出しを含
む。

１つの被変調波データについてのディジタルＦＭ変調動
作は一定周期で行なわれる。データ・ラッチルミ路１１
．１６および後述するデータ・ラッチ回路１８における
ラッチ動作、Ｄ／Ａ変換回路１９におけるＤ／Ａ変換動
作はこの一定周期ごとに行なわれる。

彼変、７！Ｊ波を表わすディジタル・データ（今回の被
変調波データ）はたとえば８ビツトのパラレル・データ
であり、ラッチ回路１１に入力してラッチされる。１　
変２’Ｊ波がアナログ信号の場合にはＡ／Ｄ変換回路を
用いてディジタル・データに変換されよう。ラッチ回路
１６には前回（−周期前）のＦＭ変調動作においてＳＩ
Ｎ　ＲＯＭ　１７のアドレスを指定するために用いられ
たデータ（これを前回のアドレス・データという）がラ
ッチされている。

加算回路１２において、今回の被変調波データと前回の
アドレス・データとが加算される。そして。

この加算結果が最大アドレスＸを超えているかどうかが
比較回路１３で判定される。

すなわち、比較回路１３の一方の人力Ａとして］−記の
加算結果が、他ｈ゛の入力Ｂとして最大アドレスＸが与
えられ、Ａ＞８の場合（加算結果が最大アドレスＸを超
えている場合）に比較回路１３から出力が発生し、ゲー
ト回路１４のゲートが開く。この結果、ゲート回路１４
に入力している最大アドレスＸがゲートを通って減算回
路Ｉ５に与えられる。

減算回路Ｉ５にはまた上記の加算結果が与えられており
、この回路１５において最大アドレスの値を超えた加算
結果から最大アドレスＸが減算され。

この減算結果が、　ＳＩＮ　ＲＯＭ　１７のアドレス指
定のためのアドレス・データとしてラッチ回路１６にラ
ッチされる。Ａ≦Ｂの場合（加算結果が最大アドレスＸ
以下の場合）には、加算回路１２の加算結果はそのまま
ラッチ回路Ｌ６にラッチされる。

このようにしてラッチ回路１６にラッチされたアドレス
・データによってアドレス指定されるＳｌＮＲＯＭ　１
７から読出されたデータ（ｓｉｎ関数値）はＦＭデータ
としてラッチ回路１８にラッチされ９次にＤ／Ａ変換回
路１９でアナログ信号に変換されてＦ　Ｆｖ１信号とし
て出力される。

発明が解決しようとする課題 上記のような従来のディジタルＦＭ変調回路では比較回
路を用いているために動作が遅くなるという問題点があ
る。

この発明は比較回路を用いずにディジタルＦＭ変調の高
速化を図るものである。

課題を解決するための手段 この発明は、サイン関数値データを記憶したメモリのア
ドレスを被変調波データを用いて指定し、上記メモリか
ら読出されたデータをＦＭデータとするディジタルＦＭ
変調回路において、上記メモリからのＦＭデータの読出
しのためのアドレス指定に用いるアドレス・データを一
時記憶する一時記憶回路、今回の被変調波データと−に
記一時記憶回路から出力される前回のアドレス・データ
とを加算する第１の加算回路、今回の被変調波データか
ら！二記メモリの最大アドレスを表わすデータを減算す
る減算回路９．Ｆ２減算回路の減算結果を表わすデータ
と上記一時記憶回路から出力される前回のアドレス・デ
ータとを加算する第２の加算回路、および上記第２の加
算回路の加算結果を表わすデータの符号に応じて、上記
第１の加算回路の加算結果を表わすデータまたは上記第
２の加算回路の加算結果を表わすデータのいずれか一方
を選択して今回のアドレス・データとして上記一時記憶
回路に与える選択回路を備えていることを特徴とする。

作　　用 今回の被変調波データと前回のアドレスやデータとが−
に記憶１の加算回路で加算され、第１のアドレス・デー
タが作成される。他方、今回の被変調波データからＬ記
メモリの最大アドレス値が減算され、この減算結果に前
回のアドレス・データが１ユ記第２の加算回路で加算さ
れることにより第２のアドレス・データが作成される。

上記第２の加算回路の加算結果の符号が負の場合には上
記第１のアドレス・データが、正の場合には第２のアド
レス争データが選択されて今回のアドレス・データとな
る。この今回のアドレス・データを用いて上記メモリか
らサイン関数値が読出されて。

今回のＦＭデータが得られる。

実施例 第１図はこの発明の実施例によるディジタルＦＭ変調回
路を示している。この図において第２図に示すものと同
一物には同一符号が付されている。

今回の被変調波データはラッチ回路１１にラッチされ、
続いて次段のラッチ回路２にラッチされるとともに減算
回路１に人力する。ラッチ回路２にラッチされた今回の
被変調波データは、加算回路４において、ラッチ回路１
６にラッチされている前回のアドレス・データと加算さ
れ、この加算結果は選択回路６の一方の入力端子Ｎに与
えられる。

一方、減算回路１において、今回の被変調波データから
最大アドレスＸを表わすデータが減算され、この減算結
果（正または負の値をとる）はラッチ回路３にラッチさ
れる。さらにラッチ回路３にラッチされた減算結果は加
算回路５においてラッチ回路１６から与えられる前回の
アドレス・データと加算され、この加算結果（これも正
または負の値をとる）は選択回路６の他方の入力端子Ｐ
に人力する。

選択回路６は加算回路５の出力である加算結果を表わす
データの符号（正か負か）によって制御される。この符
号が負の場合には入力端子Ｎに入力する加算回路４の加
算結果が選択回路６で選択されてラッチ回路１Ｂに与え
られ、正の場合には入力端子Ｐに人力する加算回路４の
加算結果が選択されてラッチ回路Ｉ６に与えられる。

１゛記の動作はディジタルＦＭ変調の一周明ごとに行な
われるので、ラッチ回路ｌＢにラッチされた加算結果に
よってＳＩＮ　ＲＯＭ　＋７のアドレス指定が行なわれ
、このアドレス指定によって読出されたデータが次のＦ
　Ｍデータとなる。そして、このＦＭデータはラッチ回
路１８にラッチされ、　　Ｄ／Ａ変換回路１９でアナロ
グ信号に変換されてＦＭ波として出力される。

発明の効果 以上のようにしてこの発明によると比較回路を用いるこ
となく、サイン関数値を記憶したメモリのアドレス指定
を行なうことができるので、動作速度を速めることがで
きる。

【図面の簡単な説明】

第１図はこの発明の実施例のディジタルＦＭ変調回路の
構成を示すブロック図である。 第２図は従来のディジタルＦＭ変調回路を示すブロック
図である。 １・・・減算回路。 ２、　３．１１．１８・・・ラッチ回路。 ４．５・・・加算回路。 ６・・・選択回路。 １７・・・ＳＩＮ　　ＲＯＭ。 以　　上 特許出願人　　［１本電気ホームエレクトロニクス株式
会社

Claims (1)

1. 【特許請求の範囲】 サイン関数値データを記憶したメモリのアドレスを被変
   調波データを用いて指定し、上記メモリから読出された
   データをＦＭデータとするディジタルＦＭ変調回路にお
   いて、 上記メモリからのＦＭデータの読出しのためのアドレス
   指定に用いるアドレス・データを一時記憶する一時記憶
   回路、 今回の被変調波データと上記一時記憶回路から出力され
   る前回のアドレス・データとを加算する第１の加算回路
   、 今回の被変調波データから上記メモリの最大アドレスを
   表わすデータを減算する減算回路、上記減算回路の減算
   結果を表わすデータと上記一時記憶回路から出力される
   前回のアドレス・データとを加算する第２の加算回路、
   および上記第２の加算回路の加算結果を表わすデータの
   符号に応じて、上記第１の加算回路の加算結果を表わす
   データまたは上記第２の加算回路の加算結果を表わすデ
   ータのいずれか一方を選択して今回のアドレス・データ
   として上記一時記憶回路に与える選択回路、 を備えていることを特徴とするディジタルＦＭ変調回路
   。