JPH01284958A - ディジタルシグナルプロセッサ間データ転送方式 - Google Patents
ディジタルシグナルプロセッサ間データ転送方式Info
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- JPH01284958A JPH01284958A JP63115506A JP11550688A JPH01284958A JP H01284958 A JPH01284958 A JP H01284958A JP 63115506 A JP63115506 A JP 63115506A JP 11550688 A JP11550688 A JP 11550688A JP H01284958 A JPH01284958 A JP H01284958A
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- 238000000034 method Methods 0.000 claims description 10
- 230000000694 effects Effects 0.000 abstract description 3
- 235000019800 disodium phosphate Nutrition 0.000 description 19
- 238000010586 diagram Methods 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 101150052726 DSP2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 231100000741 direct peptid reactivity assay Toxicity 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、音声コーデック等に使用される複数のディジ
タルシグナルプロセッサ（以下ＤＳＰと称する）間のデ
ータ転送方式に関し、 データ量が多くなった場合にもソフトウェアの負担を軽
減し、大量のデータ転送を可能にするＤＳＰ間データ転
送方式を提供することを目的とし、データの演算処理を
行うＤＳＰのマスタ側と複数のスレーブ側の間でデータ
の転送を行う回路において、ＤＳＰのマスタ側とそれぞ
れのスレーブ側の間に第１及び第２のアドレス領域を有
する記憶手段を挿入し、同期信号により決められる所定
の期間マスタ側又はスレーブ側からそれぞれ隣接する記
憶手段の一方のアドレス領域にデータを書き込み、次の
所定の朋゛間それぞれ他方のアドレス領域に書き込んだ
データを読み出すように構成する。
タルシグナルプロセッサ（以下ＤＳＰと称する）間のデ
ータ転送方式に関し、 データ量が多くなった場合にもソフトウェアの負担を軽
減し、大量のデータ転送を可能にするＤＳＰ間データ転
送方式を提供することを目的とし、データの演算処理を
行うＤＳＰのマスタ側と複数のスレーブ側の間でデータ
の転送を行う回路において、ＤＳＰのマスタ側とそれぞ
れのスレーブ側の間に第１及び第２のアドレス領域を有
する記憶手段を挿入し、同期信号により決められる所定
の期間マスタ側又はスレーブ側からそれぞれ隣接する記
憶手段の一方のアドレス領域にデータを書き込み、次の
所定の朋゛間それぞれ他方のアドレス領域に書き込んだ
データを読み出すように構成する。
本発明は、音声コーデック等に使用される複数のＤＳＰ
間のデータ転送方式の改良に関するものである。
間のデータ転送方式の改良に関するものである。
この際、データ量が多くなった場合にもソフトウェアの
負担を軽減し、大量のデータ転送を可能にするＤＳＰ間
データ転送方式が要望されている。
負担を軽減し、大量のデータ転送を可能にするＤＳＰ間
データ転送方式が要望されている。
第６図は従来例の回路構成ブロック図である。
第７図は従来例の動作を説明する図である。
第６図において、例えばアナログ／ディジタル変換回路
（以下Ａ／Ｄと称する、図示しない）からマスタｏｓｐ
ｔの入力端子旧０に同期信号が入力されると、第７
図に示すようにスレープロ５Ｐ２−１に演算処理を行う
ための要求信号（ＵＯＯ）を送出する。
（以下Ａ／Ｄと称する、図示しない）からマスタｏｓｐ
ｔの入力端子旧０に同期信号が入力されると、第７
図に示すようにスレープロ５Ｐ２−１に演算処理を行う
ための要求信号（ＵＯＯ）を送出する。
スレーブＤＳＰ２−１ではこれを受信して了解を示す信
号（１１０１）をマスタＤＳＰ １に送出する。する
とマスタロＳＰ １ではデータバスを介してデータをス
レーブＤＳＰ２−１に送出する。スレーブＤＳＰ２−１
では、例えば音声データの帯域圧縮等の演算処理を実行
する。
号（１１０１）をマスタＤＳＰ １に送出する。する
とマスタロＳＰ １ではデータバスを介してデータをス
レーブＤＳＰ２−１に送出する。スレーブＤＳＰ２−１
では、例えば音声データの帯域圧縮等の演算処理を実行
する。
次にスレーブＤＳＰ２−１では下位のスレーブＤＳＰ２
−２（図示しない）にデータの演算処理を要求する場合
、要求信号（［００）を送出しスレーブＤＳＰ２−２で
は了解を示す信号（［０１）をスレーブＤＳＰ２−１に
送出する。その後スレーブＤＳＰ２−１からスレーブＤ
ＳＰ２−２にデータバスを介して対応するデータを送出
する。
−２（図示しない）にデータの演算処理を要求する場合
、要求信号（［００）を送出しスレーブＤＳＰ２−２で
は了解を示す信号（［０１）をスレーブＤＳＰ２−１に
送出する。その後スレーブＤＳＰ２−１からスレーブＤ
ＳＰ２−２にデータバスを介して対応するデータを送出
する。
そしてスレープロ５Ｐ２−２で演算処理を行う。
以下、スレーブＤＳＰ２−３〜２−ｎ等でも同様にして
要求／了解信号及びデータの送受を行い、演算処理を実
行する。
要求／了解信号及びデータの送受を行い、演算処理を実
行する。
このようにしてマスタＤＳＰ １とスレーブＤＳＰ２−
１〜２−ｎの間でいわゆるハンドシェーク方式により信
号及びデータの転送を行っていた。
１〜２−ｎの間でいわゆるハンドシェーク方式により信
号及びデータの転送を行っていた。
しかしながら上述のデータ転送方式においては、データ
量が多くなるとハンドシェークの回数の増加による入出
力処理の負担が主演算処理に影響を与えるようになる、
即ち入出力のタイミングを合わせるため主演算処理を分
断してまで無駄な−ａｉｔｉｎｇを実行しなければなら
ず、ソフトウェアの製作が煩雑になるという問題点があ
った。
量が多くなるとハンドシェークの回数の増加による入出
力処理の負担が主演算処理に影響を与えるようになる、
即ち入出力のタイミングを合わせるため主演算処理を分
断してまで無駄な−ａｉｔｉｎｇを実行しなければなら
ず、ソフトウェアの製作が煩雑になるという問題点があ
った。
したがって本発明の目的は、データ量が多（なった場合
にもソフトウェアの負担を軽減し、大量のデータ転送を
可能にする。ｓｐ間データ転送方式を提供することにあ
る。
にもソフトウェアの負担を軽減し、大量のデータ転送を
可能にする。ｓｐ間データ転送方式を提供することにあ
る。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図において、データの演算処理を行うディジタ
ルシグナルプロセソサのマスタ側１００と複数のスレー
ブ側２００−１〜２００−ｎの間でデータの転送を行う
回路において、第１及び第２のアドレス領域を有する記
憶手段５００−１〜５００−ｎはディジタルシグナルプ
ロセソサのマスタ側とそれぞれのスレーブ側の間に挿入
される。
ルシグナルプロセソサのマスタ側１００と複数のスレー
ブ側２００−１〜２００−ｎの間でデータの転送を行う
回路において、第１及び第２のアドレス領域を有する記
憶手段５００−１〜５００−ｎはディジタルシグナルプ
ロセソサのマスタ側とそれぞれのスレーブ側の間に挿入
される。
そして、同期信号により決められる所定の期間マスタ側
又はスレーブ側からそれぞれ隣接する記憶手段の一方の
アドレス領域にデータを書き込み、次の所定の期間それ
ぞれ他方のアドレス領域に書き込んだデータを読み出す
ようにする。
又はスレーブ側からそれぞれ隣接する記憶手段の一方の
アドレス領域にデータを書き込み、次の所定の期間それ
ぞれ他方のアドレス領域に書き込んだデータを読み出す
ようにする。
第１図において、同期信号により決められる所定の期間
、例えばマスタ側から隣接する記憶手段５００−１の一
方のアドレス領域（例えば第１のアドレス領域）にデー
タが書き込まれる。同時に、例えばスレーブ側２００−
１から隣接する記憶手段５００−１の他方のアドレス領
域（第２のアドレス領域）にデータが書き込まれる。
、例えばマスタ側から隣接する記憶手段５００−１の一
方のアドレス領域（例えば第１のアドレス領域）にデー
タが書き込まれる。同時に、例えばスレーブ側２００−
１から隣接する記憶手段５００−１の他方のアドレス領
域（第２のアドレス領域）にデータが書き込まれる。
次に同期信号により決められる次の所定の期間、マスタ
側では記憶手段５００−１の第２のアドレスに書き込ま
れたデータを読み出し、スレーブ側２００−１では記憶
手段５００−１の第１のアドレス領域に書き込まれたデ
ータを読み出す。
側では記憶手段５００−１の第２のアドレスに書き込ま
れたデータを読み出し、スレーブ側２００−１では記憶
手段５００−１の第１のアドレス領域に書き込まれたデ
ータを読み出す。
この結果、マスタ側とスレーブ側２００−１の間でデー
タの転送を所定の期間の単位で行ったと同様の効果が得
られる。スレーブ側２００−２〜２００−ｎの間でも同
様にして行うことができる。
タの転送を所定の期間の単位で行ったと同様の効果が得
られる。スレーブ側２００−２〜２００−ｎの間でも同
様にして行うことができる。
第２図は本発明の実施例のデータ転送方式を用いた回路
構成ブロック図である。
構成ブロック図である。
第３図は実施例におけるアドレス信号を示す図である。
第４図は実施例における同期信号とアドレス信号の最上
位ビット（以下ＭＳＢと称する）の関係を示す図である
。
位ビット（以下ＭＳＢと称する）の関係を示す図である
。
第５図は実施例の動作を説明するタイムチャートである
。
。
全図を通じて同一符号は同一対象物を示す。
第３図に示すようにアドレス信号が２種類（＃０、＃１
）からなり、各８バイトずつで構成されその？ＩＳＢが
それぞれ０″及び１＃とする。そして第２図に示す１７
２分周回路３０により、第４図に示す例えば８ＫＨｚの
クロックからなる同期信号から上述のＭＳＢの０”と１
”が時間的に交互に作られ、デュアルポート・ランダム
アクセスメモリ （以下ＤＰ ＲＡＭと称する） ５
０−Ｌ 〜５０−ｎのＲ側のＭＳＢ端子及びインバータ
４０−１を介してＤＰ ＲＡＭ５０−１〜５０−ｎのＬ
側のＭＳＢ端子に人力される。第４図に示す８ＫＨｚの
クロックからなる同期信号は、マスタＤＳＰＩＯ及びス
レーブＤＳＰ２０−１〜２０−ｎの０１０端子に加えら
れ、処理単位が通知される。
）からなり、各８バイトずつで構成されその？ＩＳＢが
それぞれ０″及び１＃とする。そして第２図に示す１７
２分周回路３０により、第４図に示す例えば８ＫＨｚの
クロックからなる同期信号から上述のＭＳＢの０”と１
”が時間的に交互に作られ、デュアルポート・ランダム
アクセスメモリ （以下ＤＰ ＲＡＭと称する） ５
０−Ｌ 〜５０−ｎのＲ側のＭＳＢ端子及びインバータ
４０−１を介してＤＰ ＲＡＭ５０−１〜５０−ｎのＬ
側のＭＳＢ端子に人力される。第４図に示す８ＫＨｚの
クロックからなる同期信号は、マスタＤＳＰＩＯ及びス
レーブＤＳＰ２０−１〜２０−ｎの０１０端子に加えら
れ、処理単位が通知される。
そしてＤＰ ＲＡＭ５０−１のＲ側のＭＳＢ端子に例え
ば“０“を入力した時、第２図に示すマスタＤＳＰＩＯ
のアドレス端子ＡＤＨから第３図に示す上記ＭＳＢを除
く＃０の下位アドレスを示す信号がＤＰ ＲＡ？ｌ５０
−１のＲ側の下位アドレスの端子に入力される。そして
例えば書き込み制御信号（以下Ｗ信号と称する）により
、１処理車位のデータをマスタＤＳＰＩＯからＤＰ Ｒ
ＡＭ５０−１のＲ側に入力し、上記下位アドレスに記憶
させる。
ば“０“を入力した時、第２図に示すマスタＤＳＰＩＯ
のアドレス端子ＡＤＨから第３図に示す上記ＭＳＢを除
く＃０の下位アドレスを示す信号がＤＰ ＲＡ？ｌ５０
−１のＲ側の下位アドレスの端子に入力される。そして
例えば書き込み制御信号（以下Ｗ信号と称する）により
、１処理車位のデータをマスタＤＳＰＩＯからＤＰ Ｒ
ＡＭ５０−１のＲ側に入力し、上記下位アドレスに記憶
させる。
この時ＤＰ ＲＡＭ５０−１のＬ側のＭＳＢ端子にはイ
ンバータ４０−１を介して“１″が入力され、スレーブ
ＤＳＰ２０−１のＡＤＲ端子から第３図に示す上記ＭＳ
Ｂ （“１”）を除く＃１の下位アドレスを示す信号が
ＤＰ ＲＡＭ５０−１のＬ側の下位アドレスの端子に入
力される。そしてスレーブＤＳＰ２０−１のＷ信号によ
り１処理車位のデータをスレーブＤＳＰ２０−１からＤ
Ｐ ＲＡＭ５０−１のＬ側に入力し、上記アドレスに記
憶させる。
ンバータ４０−１を介して“１″が入力され、スレーブ
ＤＳＰ２０−１のＡＤＲ端子から第３図に示す上記ＭＳ
Ｂ （“１”）を除く＃１の下位アドレスを示す信号が
ＤＰ ＲＡＭ５０−１のＬ側の下位アドレスの端子に入
力される。そしてスレーブＤＳＰ２０−１のＷ信号によ
り１処理車位のデータをスレーブＤＳＰ２０−１からＤ
Ｐ ＲＡＭ５０−１のＬ側に入力し、上記アドレスに記
憶させる。
次にＤＰ ＲＡＭ５０−１〜５０−ｎのＭＳＢ端子に加
えられるＭＳＢが第４図に示すように切り替わった時、
ＤＰ ＲへＭ５０−１のＲ側のｌ’ｌｓＢ端子には“１
′″が加えられる。
えられるＭＳＢが第４図に示すように切り替わった時、
ＤＰ ＲへＭ５０−１のＲ側のｌ’ｌｓＢ端子には“１
′″が加えられる。
その結果、例えばマスタｏｓｐｔ’ｏの読み出し制御信
号（以下Ｒ信号と称する）により、第３図に示すＭＳＢ
の“１”に対応する＃１の下位アドレスに記憶したデー
タ（即ち、前述の叶ＲＡＭ５０−１のＬ側に記憶したデ
ータ）を読み出してマスタＤＳＰＩＯに転送する。
号（以下Ｒ信号と称する）により、第３図に示すＭＳＢ
の“１”に対応する＃１の下位アドレスに記憶したデー
タ（即ち、前述の叶ＲＡＭ５０−１のＬ側に記憶したデ
ータ）を読み出してマスタＤＳＰＩＯに転送する。
同様ニＤＰ ＲＡＭ５Ｏ−１（７） Ｌ側のＭＳＢ端子
には“０”が加えられ、スレーブＤＳＰ２０〜１のＲ信
号により、第３図に示す？’ｌＳＢが“０”に対応する
＃０の下位アドレスに記憶したデータ（即ち、ＤＰ Ｒ
ＡＭ５０−１のＲ側に記憶したデータ）を読み出してス
レーブＤＳＰ２０−１に転送する。このようにしてマス
タＤＳＰＩＯとスレーブＤＳＰ２０−１の間でデータの
転送を行う。
には“０”が加えられ、スレーブＤＳＰ２０〜１のＲ信
号により、第３図に示す？’ｌＳＢが“０”に対応する
＃０の下位アドレスに記憶したデータ（即ち、ＤＰ Ｒ
ＡＭ５０−１のＲ側に記憶したデータ）を読み出してス
レーブＤＳＰ２０−１に転送する。このようにしてマス
タＤＳＰＩＯとスレーブＤＳＰ２０−１の間でデータの
転送を行う。
スレーブＤＳＰ２０−２以下についても、同様にしてデ
ータの転送を行う。尚、上記データ転送の動作を第５図
にタイムチャートで示す。
ータの転送を行う。尚、上記データ転送の動作を第５図
にタイムチャートで示す。
以上説明のように本発明によれば、データ量が多くなっ
た場合にもソフトウェアの負担を軽減す゛ることかでき
、大量のデータを転送することができる。
た場合にもソフトウェアの負担を軽減す゛ることかでき
、大量のデータを転送することができる。
第１図は本発明の原理図、
第２図は本発明の実施例のデータ転送方式を用いた回路
構成ブロック図、 第３図は実施例におけるアドレス信号を示す図、第４図
は実施例における同期信号とアドレス信号のＭＳＢの関
係を示す図、 第５図は実施例の動作を説明するタイムチャート、 第６図は従来例の回路構成ブロック図、第７図は従来例
の動作を説明する図である。 図において ５００−１〜５００−ｎは記憶手段 を示す。 ＼、：二゛ Ｉ φ− 貰？衾蝕イ町（二几（７るアトしズ爪に３１とホすジ３
ηξ ３６ 時Ｐ晶 震施４ブ］（−ちける同草月・Ｃ江５”ヒアドレスイ盲
号のＭＳＥ３１７）関イ累乞ホＪ（２） 子 ４ 図
構成ブロック図、 第３図は実施例におけるアドレス信号を示す図、第４図
は実施例における同期信号とアドレス信号のＭＳＢの関
係を示す図、 第５図は実施例の動作を説明するタイムチャート、 第６図は従来例の回路構成ブロック図、第７図は従来例
の動作を説明する図である。 図において ５００−１〜５００−ｎは記憶手段 を示す。 ＼、：二゛ Ｉ φ− 貰？衾蝕イ町（二几（７るアトしズ爪に３１とホすジ３
ηξ ３６ 時Ｐ晶 震施４ブ］（−ちける同草月・Ｃ江５”ヒアドレスイ盲
号のＭＳＥ３１７）関イ累乞ホＪ（２） 子 ４ 図
Claims (1)
- 【特許請求の範囲】 データの演算処理を行うディジタルシグナルプロセッサ
のマスタ側（１００）と複数のスレーブ側（２００−１
〜２００−ｎ）の間でデータの転送を行う回路において
、 該ディジタルシグナルプロセッサのマスタ側とそれぞれ
のスレーブ側の間に第１及び第２のアドレス領域を有す
る記憶手段（５００−１〜５００−ｎ）を挿入し、同期
信号により決められる所定の期間該マスタ側又はスレー
ブ側からそれぞれ隣接する該記憶手段の一方のアドレス
領域にデータを書き込み、次の所定の期間それぞれ他方
のアドレス領域に書き込んだデータを読み出すようにし
たことを特徴とするディジタルシグナルプロセッサ間デ
ータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115506A JPH01284958A (ja) | 1988-05-12 | 1988-05-12 | ディジタルシグナルプロセッサ間データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115506A JPH01284958A (ja) | 1988-05-12 | 1988-05-12 | ディジタルシグナルプロセッサ間データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284958A true JPH01284958A (ja) | 1989-11-16 |
Family
ID=14664206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115506A Pending JPH01284958A (ja) | 1988-05-12 | 1988-05-12 | ディジタルシグナルプロセッサ間データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991014724A2 (en) * | 1990-03-23 | 1991-10-03 | E.I. Du Pont De Nemours And Company | Polymer foams containing gas barrier resins |
-
1988
- 1988-05-12 JP JP63115506A patent/JPH01284958A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991014724A2 (en) * | 1990-03-23 | 1991-10-03 | E.I. Du Pont De Nemours And Company | Polymer foams containing gas barrier resins |
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